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1. 发明授权

CN105051717B 并行圆环网络互连系统及在其中传播数据业务的方法有权
公开(公告)号：CN105051717B
公开(公告)日：2018-05-15
申请号：CN201480013773.1
申请日：2014-02-12
申请人：超威半导体公司
发明人：珍-菲利浦·弗里克
IPC分类号： G06F15/173 , H04L12/933
CPC分类号： G06F15/17393 , G06F15/173 , H04L12/5692 , H04L47/24
摘要：本发明提供一种用于优化数据业务的流动的系统及方法。在并行圆环互连中连接有多个圆环。每一圆环包括多个节点。所述圆环中的所述节点使用链路互连。网络中的主机连接到节点子集，其中所述子集中的节点与不同圆环相关联。所述主机通过从所述节点子集选择节点将数据包传输到所述并行圆环互连。所述数据包使用所述节点与所述圆环中的所述多个节点之间的链路从所述节点传输到所述圆环中的所述多个节点，但不在所述多个圆环之间传输。

2. 发明公开

CN102812445A 分层型多核处理器、多核处理器系统、以及控制程序无效
公开(公告)号：CN102812445A
公开(公告)日：2012-12-05
申请号：CN201080065421.2
申请日：2010-03-17
申请人：富士通株式会社
发明人：山下浩一郎 , 山内宏真 , 宫崎清志 , 铃木贵久 , 栗原康志
IPC分类号： G06F13/00
CPC分类号： G06F15/17393
摘要：本发明涉及分层型多核处理器、多核处理器系统以及控制程序。在多核处理器系统（100）中，z＝0的CPU组执行与OSI参照模型的会话层的协议有关的处理，z＝1的CPU组执行与表示层的协议有关的处理，z＝2的CPU组执行与应用层的协议有关的处理。主CPU（101）执行与应用程序软件有关的处理。z＝0的CPU组经由本地存储器（201）与z＝1的CPU组连接，z＝1的CPU组经由本地存储器（202）与z＝2的CPU组连接，z＝2的CPU组经由本地存储器（203）与CPU（101）连接。由于按OSI参照模型的分层顺序交换包，所以z＝0的CPU组与z＝2的CPU组不直接连接而仅经由z＝1的CPU组连接。

3. 发明公开

CN106776461A 数据处理装置和服务器审中-实审转让
公开(公告)号：CN106776461A
公开(公告)日：2017-05-31
申请号：CN201710025614.9
申请日：2017-01-13
申请人：算丰科技(北京)有限公司
发明人：桂文明
IPC分类号： G06F15/173 , G06N3/063
CPC分类号： G06F15/17393 , G06N3/063
摘要：本发明实施例提供了一种数据处理装置和服务器，其中数据处理装置包括M行节点芯片，每行节点芯片包括N个节点芯片；所述M行节点芯片中的首节点芯片依次连接，形成首列节点芯片；其中，M、N分别为大于1的整数；所述首列节点芯片中的各首节点芯片，用于按照从第1行至第M行的顺序，依次传输处理第一通信数据；所述每行节点芯片中的各节点芯片，用于按照从首节点芯片至末节点芯片的顺序，依次传输处理所述第一通信数据。本发明实施例可以减少通信数据的传输时间，提高数据处理效率。

4. 发明公开

CN105051717A 增强3D圆环有权
公开(公告)号：CN105051717A
公开(公告)日：2015-11-11
申请号：CN201480013773.1
申请日：2014-02-12
申请人：超威半导体公司
发明人：珍-菲利浦·弗里克
IPC分类号： G06F15/173 , H04L12/933
CPC分类号： G06F15/17393 , G06F15/173 , H04L12/5692 , H04L47/24
摘要：本发明提供一种用于优化数据业务的流动的系统及方法。在并行圆环互连中连接有多个圆环。每一圆环包括多个节点。所述圆环中的所述节点使用链路互连。网络中的主机连接到节点子集，其中所述子集中的节点与不同圆环相关联。所述主机通过从所述节点子集选择节点将数据包传输到所述并行圆环互连。所述数据包使用所述节点与所述圆环中的所述多个节点之间的链路从所述节点传输到所述圆环中的所述多个节点，但不在所述多个圆环之间传输。

5. 发明申请

WO2011114477A1 階層型マルチコアプロセッサ、マルチコアプロセッサシステム、および制御プログラム审中-公开
标题翻译：分层多核处理器，多核处理器系统和控制程序
公开(公告)号：WO2011114477A1
公开(公告)日：2011-09-22
申请号：PCT/JP2010/054607
申请日：2010-03-17
申请人：富士通株式会社 , 山下浩一郎 , 山内宏真 , 宮▲崎▼ 清志 , 鈴木貴久 , 栗原康志
发明人：山下　浩一郎 , 山内　宏真 , 宮▲崎▼　清志 , 鈴木　貴久 , 栗原　康志
IPC分类号： G06F13/00
CPC分类号： G06F15/17393
摘要：　マルチコアプロセッサシステム（１００）では、ＯＳＩ参照モデルのセッション層のプロトコルに関する処理をｚ＝０のＣＰＵ群が実行し、プレゼンテーション層のプロトコルに関する処理をｚ＝１のＣＰＵ群が実行し、アプリケーション層のプロトコルに関する処理をｚ＝２のＣＰＵ群が実行する。アプリケーションソフトウェアに関する処理をメインＣＰＵ（１０１）が実行する。ｚ＝０のＣＰＵ群はローカルメモリ（２０１）を介してｚ＝１のＣＰＵ群に接続され、ｚ＝１のＣＰＵ群はローカルメモリ（２０２）を介してｚ＝２のＣＰＵ群に接続され、ｚ＝２のＣＰＵ群はローカルメモリ（２０３）を介してメインＣＰＵ（１０１）に接続されている。パケットはＯＳＩ参照モデルの階層順に受け渡されるため、ｚ＝０のＣＰＵ群とｚ＝２のＣＰＵ群は直接接続されずにｚ＝１のＣＰＵ群を介してのみ接続されている。
摘要翻译：在多核处理器系统（100）中，与OSI参考模型的会话层的协议相关的处理由CPU组执行，用于z = 0，与表示层的协议相关的处理由CPU组执行 z = 1，并且由CPU组为z = 2执行与应用层协议有关的处理。 z = 0的CPU组通过本地存储器（201）连接到z = 1的CPU组，z = 1的CPU组通过本地存储器（202）连接到z = 2的CPU组， z = 2的CPU组通过本地存储器（203）连接到主CPU（101）。数据包以OSI参考模型的分层顺序传递，因此，z = 0的CPU组不直接连接到z = 2的CPU组，而是仅通过z = 1的CPU组连接。

6. 发明申请

WO1986002511A1 LOAD BALANCING FOR PACKET SWITCHING NODES 审中-公开
标题翻译：用于分组开关的负载平衡
公开(公告)号：WO1986002511A1
公开(公告)日：1986-04-24
申请号：PCT/US1985001839
申请日：1985-09-26
申请人： HUGHES AIRCRAFT COMPANY
发明人： HUGHES AIRCRAFT COMPANY , McMILLEN, Robert, J.
IPC分类号： H04L11/20
CPC分类号： H04L47/125 , G06F15/17393 , H04L47/10 , H04L47/11 , H04L49/205 , H04L49/254 , H04L49/3009 , H04L49/40
摘要： A load balancing circuit arrangement for use with a packet switching node. The packet switching node processes applied data packets containing routing tag signals indicative of the output port destinations to which the data packets are addressed, and routes these packets to the identified output ports. The present invention a load balancing circuit coupled to the packet switching node which monitors the output port addresses of the applied data packets and monitors the number of data packets addressed to each of the output ports. The load balancing circuit is adapted to generate new routing tag signals identifying output port addresses which redistribute the output port load. The load balancing circuit arrangement includes a tag selection circuit coupled to the load balancing circuit and the packet switching node which selectively replaces the routing tag signals of the applied data packets with the new routing tag signals in order to redistribute and balance the output port load. The load balancing circuit comprises a minimum index circuit for generating the new routing tag signals and an adder circuit coupled thereto. The minimum index circuit combines the new routing tag signals with offset signals that modify the new routing tag signals in order to implement a predetermined output port priority scheme. The load balancing circuit arrangement may be employed in both multiple queue and multiport memory packet switching nodes employed in computer or telephone communications applications.

7. 发明专利

JP3599197B2 Interconnection network latency to connect a variable, the processor to memory 失效
公开(公告)号：JP3599197B2
公开(公告)日：2004-12-08
申请号：JP52430494
申请日：1994-04-12
申请人：クレイ・リサーチ・インコーポレーテッド
发明人：スティーブンソン、ブリッキー・エイ , ロッギー、ピーター・ジー
IPC分类号： G06F15/167 , G06F15/173
CPC分类号： G06F15/17393

8. 发明专利

JP3594198B2 Multi-level minimum logic network 失效
公开(公告)号：JP3594198B2
公开(公告)日：2004-11-24
申请号：JP50682297
申请日：1996-07-19
申请人：コークエス. リード,
发明人：コークエス．リード，
IPC分类号： G06F15/173 , G06F15/80 , H04L12/56 , H04L12/58
CPC分类号： G06F15/17393 , G06F15/17375 , G06F15/803 , H04L12/42 , H04L45/06

9. 发明专利

JP5212743B2 Communication method 有权
公开(公告)号：JP5212743B2
公开(公告)日：2013-06-19
申请号：JP2009530006
申请日：2008-04-09
申请人：日本電気株式会社
发明人：健加納
IPC分类号： G06F9/52
CPC分类号： G06F15/17393 , G06F9/522

10. 发明专利

JP2007531118A Reconfigurable Parallel Processing Architecture 审中-公开
公开(公告)号：JP2007531118A
公开(公告)日：2007-11-01
申请号：JP2007505077
申请日：2005-03-18
申请人：インテル・コーポレーション
发明人：チェン，インチン , ホナリー，フーマン
IPC分类号： G06F15/80 , G06F15/00 , G06F15/173 , H04L12/28 , H04L12/56
CPC分类号： H04W28/18 , G06F15/17393 , H04W76/02
摘要：再構成可能な並列処理を行なう方法および装置について記述される。

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