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1. 发明公开

CN105897111A 一种用于三相同步电机驱动控制的数字分频移相电路有权
公开(公告)号：CN105897111A
公开(公告)日：2016-08-24
申请号：CN201610409488.2
申请日：2016-06-03
申请人：中国电子科技集团公司第四十三研究所
发明人：周向红 , 张志阳 , 王毅
IPC分类号： H02P25/022 , H02P27/04 , H03K23/00
CPC分类号： H02P25/022 , H02P27/04 , H03K23/004
摘要：本发明涉及一种用于三相同步电机驱动控制的数字分频移相电路，包括2?4分频电路、伪4/3分频电路、64分频电路和分频移相电路，所述2?4分频电路的输入端与方波输入信号相连，其输出端与伪4/3分频电路的输入端相连，所述伪4/3分频电路的输出端经64分频电路与分频移相电路的输入端相连，分频移相电路的输出端外接驱动电路。本发明通过2?4分频电路、伪4/3分频和64分频的组合分频设计，把信号频率分为最终输出信号频率的6倍，提高了相位差精度，使电路产品相位差120°±0.3°，保证了电路的可靠运行，使输出频率稳定为1kHz。

2. 发明公开

CN1171867A 交错式和顺序式计数器失效
公开(公告)号：CN1171867A
公开(公告)日：1998-01-28
申请号：CN95197219.7
申请日：1995-12-29
申请人：现代电子美国公司
发明人：吴钟勋
IPC分类号： H03K21/00
CPC分类号： G11C7/1018 , H03K23/004
摘要：公开一种计数器系统,具有由数个输入信号启动的第1计数器(1),和由来自第1计数器的至少一个第一输出启动的第二计数器(2)。选择信号被输入到第二计数器,以选择或使用交错式计数或使用顺序式计数。

3. 发明授权

CN1105419C 交错式和顺序式计数器失效
公开(公告)号：CN1105419C
公开(公告)日：2003-04-09
申请号：CN95197219.7
申请日：1995-12-29
申请人：现代电子美国公司
发明人：吴钟勋
IPC分类号： H03K21/00
CPC分类号： G11C7/1018 , H03K23/004
摘要：公开一种计数器系统，具有由数个输入信号启动的第1计数器(1)，和由来自第1计数器的至少一个第一输出启动的第二计数器(2)。选择信号被输入到第二计数器，以选择或使用交错式计数或使用顺序式计数。

4. 发明公开

EP0743757A2 Programmable binary/interleave sequence counter 失效
标题翻译：程序员Zählerfürbinäreund verschachtelte Sequenzen
公开(公告)号：EP0743757A2
公开(公告)日：1996-11-20
申请号：EP96107857.3
申请日：1996-05-17
申请人： UNITED MEMORIES, INC. , Nippon Steel Semiconductor Corporation
发明人： Jones, Oscar Frederick Jr.
IPC分类号： H03K23/00
CPC分类号： H03K23/004 , G11C8/04
摘要： A counter circuit (10) selectively generates counting sequences in binary and interleave counting modes. A counter (16) is formed by 3 toggle flip-flops (44, 46, 48). The toggle signals are provided by a toggle control circuit (20) which contains logic gates that are enabled or disabled based on the state of a mode select signal (SELECT). In binary mode, output bits are permitted to be used to toggle higher order count stages (46, 48). In interleave mode, the binary toggle signals are blocked, and another counter circuit (18) counts toggle signals in the interleave sequence, which signals are passed by the toggle control circuit (20) to toggle inputs of the main counter (16). The other counter circuit (18) can be reset in response to a reset signal (IRESET) applied to a load enable input.
摘要翻译：计数器电路选择性地产生二进制和交错计数模式的计数序列。计数器由3个拨动触发器组成。触发信号由包括基于模式选择信号的状态使能或禁用的逻辑门的触发控制电路提供。在二进制模式下，允许输出位用于切换较高阶计数级。在交错模式下，二进制触发信号被阻塞，另一个计数器电路对交织序列中的触发信号进行计数，该信号由触发控制电路传递以切换主计数器的输入。响应于施加到负载使能输入的复位信号，可以复位另一个计数器电路。

5. 发明公开

EP0281094A3 Counter 失效
标题翻译：计数器
公开(公告)号：EP0281094A3
公开(公告)日：1990-05-09
申请号：EP88103151.2
申请日：1988-03-02
申请人： Nippon Telegraph and Telephone Corporation
发明人： Nakanishi, Tadashi , Yamauchi, Hironori
IPC分类号： H03K23/00
CPC分类号： H03K23/004
摘要： A counter which is capable of performing a high-speed operation, through utilization of radix-N, for example radix-2, Signed-Digit redundancy representation, with a certain delay time of operation regardless of an increase in the desired count value. The counter comprises
an initial value generator (17);
a preset circuit (2) for presetting an initial value calculated by the initial value generator;
an adder circuit (1) formed by plural digits of radix-N Signed-Digit adders, each including an adder, a transfer digit generator and an interim sum generator; and
a circuit for detecting an overflow at a specified digital position.

6. 发明申请

US20140376926A1 SYSTEM AND METHOD FOR REMOVING FAR FIELD LIMITATIONS IN MICROWAVE PHOTONIC ARBITRARY WAVEFORM GENERATORS 有权
标题翻译：用于去除微波光子波形发生器中的场场限制的系统和方法
公开(公告)号：US20140376926A1
公开(公告)日：2014-12-25
申请号：US14215960
申请日：2014-03-17
申请人： Purdue Research Foundation
发明人： Andrew Marc Weiner , Amir Dezfooliyan
IPC分类号： H04B10/2507 , H04B10/2575 , H04B10/50
CPC分类号： H04B10/2507 , H03K3/84 , H03K23/004 , H04B10/2575 , H04B10/505 , H04B10/58 , H04B2210/006
摘要： A photonic waveform generator and a method of generating an electrical waveform based on a photonic signal are disclosed. The generator includes an input port for receiving an optical signal, a pulse shaper coupled to the input port and configured to Fourier transform the optical signal and apply a pre-distort waveform onto optical spectrum of the optical signal, a dispersive pulse stretcher coupled to the pulse shaper, an optical-to-electrical converter coupled to the dispersive pulse stretcher, and an output port coupled to the optical-to-electrical converter, the pre-distortion removes distortion of the electrical signal that exists in the absence of the pre-distortion caused by violation of far field limitation between the optical signal and the electrical signal.
摘要翻译：公开了一种光子波形发生器和基于光子信号产生电波形的方法。发生器包括用于接收光信号的输入端口，连接到输入端口的脉冲整形器，并被配置为对光信号进行傅立叶变换并将预失真波形应用于光信号的光谱上;色散脉冲展宽器脉冲整形器，耦合到色散脉冲展宽器的光电转换器以及耦合到光电转换器的输出端口，预失真消除了在没有预失真的情况下存在的电信号的失真，由于光信号和电信号之间的远场限制的违规引起的失真。

7. 发明授权

US4509183A Bidirectional transition counter with threshold output 失效
标题翻译：具有阈值输出的双向转换计数器
公开(公告)号：US4509183A
公开(公告)日：1985-04-02
申请号：US418694
申请日：1982-09-16
申请人： Fred R. Wright
发明人： Fred R. Wright
IPC分类号： H03K3/037 , H03K23/00 , H03K23/54 , H03K23/04 , G11C19/28 , H03K23/08
CPC分类号： H03K3/037 , H03K23/004 , H03K23/548
摘要： A linear array of bistable data latches and logic gates arranged to count the binary transitions, both low to high and high to low, of a clock signal and provide a threshold style output code, characterized along the array by high logic states on one side of the threshold point and low logic states on the opposite side. Each latch in the array is permitted to set when a clock transition occurs after the preceding latch has set or to reset when a clock transition occurs after the succeeding latch has reset. Clock phasing and count enable/disable logic may be included along with direct set/reset inputs in order to accomplish parallel and/or ripple preset/clear functions or other output code modifications.
摘要翻译：双稳态数据锁存器和逻辑门的线性阵列布置成对时钟信号的从低到高和高到低的二进制转换进行计数，并提供阈值式输出代码，其特征在于阵列由高逻辑状态相对侧的阈值点和低逻辑状态。阵列中的每个锁存器允许在前一个锁存器置1之后发生时钟转换或在后续锁存器复位后发生时钟转换时复位。可以包括时钟相位和计数使能/禁止逻辑以及直接设置/复位输入，以便实现并行和/或纹波预设/清除功能或其他输出代码修改。

8. 发明授权

US4037085A Counter 失效
标题翻译：计数器
公开(公告)号：US4037085A
公开(公告)日：1977-07-19
申请号：US715152
申请日：1976-08-17
申请人： Kazuo Minorikawa
发明人： Kazuo Minorikawa
IPC分类号： G06F9/32 , G05B19/02 , H03K21/00 , H03K23/00 , H03K23/66 , H03K21/36
CPC分类号： H03K23/665 , H03K23/004 , H03K23/66
摘要： A counter particularly useful for a program counter comprising a plurality of logic units representative of digits of information data being stored in the counter, each logic unit including a flip-flop circuit indicative of the value of each digit, an exclusive OR circuit connected with the input of the flip-flop circuit and an OR circuit connected with an input of the exclusive OR circuit, the output of the flip-flop circuit being connected to another input of the exclusive OR circuit. A control signal and a carry signal are supplied to the inputs of the OR circuit of an associated one logic unit. The least significant digit logic unit lacks an OR circuit since no carry signal is supplied thereto so that a least significant digit control signal is directly supplied to one input of the exclusive OR circuit of the least significant digit logic unit.
摘要翻译：一种对于包括表示存储在计数器中的信息数据的数字的多个逻辑单元的程序计数器特别有用的计数器，每个逻辑单元包括指示每个数字的值的触发器电路，与触发器电路的输入和与异或电路的输入连接的OR电路，触发器电路的输出连接到异或电路的另一个输入。控制信号和进位信号被提供给相关联的一个逻辑单元的OR电路的输入端。最低有效位逻辑单元缺少OR电路，因为没有提供进位信号，使得最低有效数字控制信号被直接提供给最低有效位逻辑单元的异或电路的一个输入。

9. 发明申请

WO2009089321A2 DIGITAL FEEQUENCY GENERATOR 审中-公开
标题翻译：数字式发电机
公开(公告)号：WO2009089321A2
公开(公告)日：2009-07-16
申请号：PCT/US2009/030398
申请日：2009-01-08
申请人： ESS TECHNOLOGY, INC. , MALLINSON, Andrew, Martin
发明人： MALLINSON, Andrew, Martin
CPC分类号： H03K3/0315 , H03K23/004 , H03K23/502 , H03L1/00 , H03L1/027
摘要： Discussed herein are a feed-forward control loop, 'almost-binary' counter, and ring oscillator.
摘要翻译：这里讨论的是前馈控制回路，“几何二进制”计数器和环形振荡器。

10. 发明申请

WO2014007583A1 ＦＰＧＡ 기반된 진정한 난수 생성기의 성능 향상을 위한 장치 및 방법 审中-公开
标题翻译：用于增强基于FPGA的真实随机数发生器性能的装置和方法
公开(公告)号：WO2014007583A1
公开(公告)日：2014-01-09
申请号：PCT/KR2013/006008
申请日：2013-07-05
申请人： 부산대학교 산학협력단
发明人： 김호원 , 이동건
IPC分类号： G06F7/58 , H03K19/173
CPC分类号： G06F7/588 , H03K19/1737 , H03K23/004
摘要： 본 발명은 FPGA(Field-Programmable Gate Array)를 이용하여 랜덤한 비트 시퀀스를 생성할 때, 랜덤 특성을 향상시키고, 처리량(throughput)을 늘리기 위한 FPGA 기반된 진정한 난수 생성 장치의 성능 향상을 위한 장치 및 방법을 제공하기 위한 것으로서, PDB와 PI제어를 통한 TRNG의 구현에 있어서, 종래의 구현에서 Metastable하지 못한 경우에 발생하는 출력을 제거하기 위해 필터링 기법을 사용하는 것에 반해 Metastable 하지 못한 값이 출력되는 상태를 최소화 하는 기법을 적용하였으며, 이를 위해 이전의 출력 기록을 저장하여 이를 바탕으로 Metastable한 출력 상태에 많은 Time Slot을 배분하도록 하였고, 효율적으로 출력 기록을 저장하기 위해 캐쉬와 유사한 형태의 메모리 형태를 사용하였다.
摘要翻译：本发明的目的是提供一种通过使用现场可编程门阵列（FPGA）来产生随机比特序列来提高随机性的装置和方法，并提高基于FPGA的真随机数发生器（TRNG）的性能），以增加吞吐量。在通过控制PDB和PI来生成TRNG的现有方法中，使用滤波技术来去除在不亚稳态时产生的输出，而本发明应用了一种使得输出非亚稳态值的状态最小化的技术。为此，本发明基于保存的先前输出记录，在亚稳输出状态下分配大量时隙，并且使用与现金类似的存储器形式来有效地保存输出记录。

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