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1. 发明授权

US08669792B2 Voltage mode driver using pre-emphasis and de-emphasis signals 有权
标题翻译：电压模式驱动器使用预加重和去加重信号
公开(公告)号：US08669792B2
公开(公告)日：2014-03-11
申请号：US13667290
申请日：2012-11-02
申请人： Venkata N. S. N. Rao
发明人： Venkata N. S. N. Rao
IPC分类号： H03K3/00
CPC分类号： H04L25/0274 , H04L25/0278 , H04L25/0284 , H04L25/49
摘要： A driver comprises, an input block for receiving one or more data signals and one or more control signals; a data control block for processing the data signals and the control signals to determine one or more modified control signals, wherein the modified control signal is determined as a function of one or more de-emphasis signals, one or more pre-emphasis signals, and the control signals; and a driver block for receiving the modified control signals and generating one or more output data signals.
摘要翻译：驱动器包括：用于接收一个或多个数据信号的输入块和一个或多个控制信号; 数据控制块，用于处理数据信号和控制信号以确定一个或多个修改的控制信号，其中修改的控制信号被确定为一个或多个去加重信号，一个或多个预加重信号的函数，以及控制信号; 以及用于接收修改的控制信号并产生一个或多个输出数据信号的驱动器块。

2. 发明申请

US20130009669A1 Voltage Mode Driver 审中-公开
标题翻译：电压模式驱动器
公开(公告)号：US20130009669A1
公开(公告)日：2013-01-10
申请号：US13225381
申请日：2011-09-02
申请人： Venkata N.S.N. Rao
发明人： Venkata N.S.N. Rao
IPC分类号： H03K3/00
CPC分类号： H04L25/0286 , H04L25/0272 , H04L25/03343
摘要： A differential mode driver for driving a differential signal, comprises, at least one unit cell, wherein each of the at least one unit cell comprises at least one resistor and at least one switch resistance and wherein the ratio of the resistances of the at least one resistor and the at least one switch resistance is greater than or equal to a predefined ratio.
摘要翻译：用于驱动差分信号的差分模式驱动器包括至少一个单位单元，其中所述至少一个单位单元中的每个单元单元包括至少一个电阻器和至少一个开关电阻，并且其中所述至少一个单元电池的电阻比电阻器，并且所述至少一个开关电阻大于或等于预定比率。

3. 发明申请

US20140298075A1 Serial-to-Parallel Converter 有权
标题翻译：串并转换器
公开(公告)号：US20140298075A1
公开(公告)日：2014-10-02
申请号：US13851767
申请日：2013-03-27
申请人： KOOL CHIP, INC.
发明人： Venkata N.S.N. Rao
IPC分类号： G06F13/42
CPC分类号： G06F13/4291 , H03M9/00
摘要： A method for converting serial data having a certain word size to parallel data, comprises the steps of: generating segments from the serial data using one or more serially-connected first stages, wherein the segments have a predetermined bit size; storing each of the segments into a selectively turned-on flip-flop of a final stage, wherein the final stage is serially connected to the first stages, wherein the final stage has a plurality of flip-flops and each of the flip-flops has a bit size equaling to the bit size of the segments; and outputting the stored segments in parallel from the final stage.
摘要翻译：一种用于将具有特定字大小的串行数据转换为并行数据的方法包括以下步骤：使用一个或多个串联连接的第一级从串行数据生成段，其中段具有预定位大小; 将每个段存储到最终级的选择性导通触发器中，其中最后级串联连接到第一级，其中最后级具有多个触发器，并且每个触发器具有比特尺寸等于段的位大小; 并从最后阶段并行地输出所存储的段。

4. 发明申请

US20130057321A1 Voltage Mode Driver 有权
标题翻译：电压模式驱动器
公开(公告)号：US20130057321A1
公开(公告)日：2013-03-07
申请号：US13667290
申请日：2012-11-02
申请人： Venkata N.S.N. Rao
发明人： Venkata N.S.N. Rao
IPC分类号： H03K3/00
CPC分类号： H04L25/0274 , H04L25/0278 , H04L25/0284 , H04L25/49
摘要： A driver comprises, an input block for receiving one or more data signals and one or more control signals; a data control block for processing the data signals and the control signals to determine one or more modified control signals, wherein the modified control signal is determined as a function of one or more de-emphasis signals, one or more pre-emphasis signals, and the control signals; and a driver block for receiving the modified control signals and generating one or more output data signals.
摘要翻译：驱动器包括：用于接收一个或多个数据信号的输入块和一个或多个控制信号; 数据控制块，用于处理数据信号和控制信号以确定一个或多个修改的控制信号，其中修改的控制信号被确定为一个或多个去加重信号，一个或多个预加重信号的函数，以及控制信号; 以及用于接收修改的控制信号并产生一个或多个输出数据信号的驱动器块。

5. 发明授权

US08952737B2 Methods and systems for calibration of a delay locked loop 有权
标题翻译：用于校准延迟锁定环路的方法和系统
公开(公告)号：US08952737B2
公开(公告)日：2015-02-10
申请号：US14065754
申请日：2013-10-29
申请人： Kool Chip, Inc.
发明人： Kishore Mishra , Purna C. Mohanty , Venkata N. S. N. Rao
IPC分类号： H03L7/06 , H03L7/00
CPC分类号： H03L7/00 , G06F1/04 , G06F1/06 , G06F1/08 , G06F1/10 , G06F1/12 , G06F1/14 , G06F1/28 , G06F13/385 , H03K19/0175 , H03K19/017509 , H03L7/0802 , H03L7/093 , H04L7/0012 , H04L25/0276 , H04L25/028 , Y02D10/14 , Y02D10/151
摘要： A method for calibrating a delay locked loop (“DLL”) having a plurality of delay segments, comprises: determining segment delay values for the delay segments; calculating a full-cycle delay value for an input signal to the DLL; adjusting one or more of the segment delay values as a function of the full-cycle delay value to generate one or more adjusted delay values; and calculating weights for the delay segments as a function of the segment delay values, the full-cycle delay, and the one or more adjusted delay values, wherein the weights are used to calibrate the DLL.
摘要翻译：一种用于校准具有多个延迟段的延迟锁定环（“DLL”）的方法，包括：确定延迟段的段延迟值; 计算对DLL的输入信号的全周期延迟值; 调整作为全周期延迟值的函数的段延迟值中的一个或多个以产生一个或多个调整的延迟值; 以及根据段延迟值，全周期延迟和一个或多个调整的延迟值来计算延迟段的权重，其中权重用于校准DLL。

6. 发明授权

US08643516B1 Parallel-to-serial converter 有权
标题翻译：并行到串行转换器
公开(公告)号：US08643516B1
公开(公告)日：2014-02-04
申请号：US13669137
申请日：2012-11-05
申请人： Venkata N. S. N. Rao
发明人： Venkata N. S. N. Rao
IPC分类号： H03M9/00
CPC分类号： H03M9/00
摘要： A method for converting parallel data having a certain word size to serial data, comprises the steps of: loading a first segment of a word of the parallel data into a shift register having a first size, and inputting remaining segments of the word into two or more multiplexers connected in series for selecting a next segment of the word; selecting the next segment of the word to load into the shift register; shifting out the loaded segment of the word in the shift register as serial data output; loading the selected next segment of the word into the shift register; and repeating the selecting, shifting, and loading the next segment steps until all the remaining segments of the word have been shifted as serial data output.
摘要翻译：一种用于将具有特定字大小的并行数据转换为串行数据的方法包括以下步骤：将并行数据的字的第一段加载到具有第一大小的移位寄存器中，并将该字的剩余段输入到两个或更多的多路复用器串联连接，用于选择单词的下一段; 选择字的下一段加载到移位寄存器中; 将移位寄存器中的字的加载段移出串行数据输出; 将所选择的下一个段加载到移位寄存器中; 并重复选择，移动和加载下一段步骤，直到该单词的所有剩余段已经被移位为串行数据输出。

7. 发明申请

US20150221350A1 Memory Interface 有权
标题翻译：内存接口
公开(公告)号：US20150221350A1
公开(公告)日：2015-08-06
申请号：US14171646
申请日：2014-02-03
申请人： Kool Chip, Inc.
发明人： Venkata N.S.N. Rao , Prasad Chalasani
IPC分类号： G11C7/10 , G11C8/18
CPC分类号： G11C7/1093 , G06F13/1689 , G11C7/22 , G11C29/022 , G11C29/023 , G11C29/028
摘要： A data path interface for transferring data to a memory device, comprising: programmable delay units (“PDUs”), wherein data is received by the interface according to a first clock signal and wherein the PDUs apply delays to the received data; and align blocks, wherein the align blocks select certain ones of the delayed data as a function of the first clock signal and a second clock signal, and wherein the selected certain ones of the delayed data are processed for transmission to the memory device according to the second clock signal.
摘要翻译：一种数据路径接口，用于将数据传送到存储器件，包括：可编程延迟单元（“PDU”），其中数据由接口根据第一时钟信号接收，并且其中PDU对接收到的数据应用延迟; 并对齐块，其中所述对准块根据所述第一时钟信号和第二时钟信号选择所述延迟数据中的某些，并且其中根据所述第一时钟信号和所述第二时钟信号处理所选择的所述延迟数据中的某些延迟数据以传输到所述存储器件第二个时钟信号。

8. 发明申请

US20140312946A1 Methods and Systems for Calibration of a Delay Locked Loop 有权
标题翻译：延迟锁定环路校准方法和系统
公开(公告)号：US20140312946A1
公开(公告)日：2014-10-23
申请号：US14065754
申请日：2013-10-29
申请人： Kool Chip, Inc.
发明人： Kishore Mishra , Purna C. Mohanty , Venkata N.S.N. Rao
IPC分类号： H03L7/00
CPC分类号： H03L7/00 , G06F1/04 , G06F1/06 , G06F1/08 , G06F1/10 , G06F1/12 , G06F1/14 , G06F1/28 , G06F13/385 , H03K19/0175 , H03K19/017509 , H03L7/0802 , H03L7/093 , H04L7/0012 , H04L25/0276 , H04L25/028 , Y02D10/14 , Y02D10/151
摘要： A method for calibrating a delay locked loop (“DLL”) having a plurality of delay segments, comprises: determining segment delay values for the delay segments; calculating a full-cycle delay value for an input signal to the DLL; adjusting one or more of the segment delay values as a function of the full-cycle delay value to generate one or more adjusted delay values; and calculating weights for the delay segments as a function of the segment delay values, the full-cycle delay, and the one or more adjusted delay values, wherein the weights are used to calibrate the DLL.
摘要翻译：一种用于校准具有多个延迟段的延迟锁定环（“DLL”）的方法，包括：确定延迟段的段延迟值; 计算对DLL的输入信号的全周期延迟值; 调整作为全周期延迟值的函数的段延迟值中的一个或多个以产生一个或多个调整的延迟值; 以及根据段延迟值，全周期延迟和一个或多个调整的延迟值来计算延迟段的权重，其中权重用于校准DLL。

9. 发明申请

US20140312928A1 High-Speed Current Steering Logic Output Buffer 审中-公开
标题翻译：高速电流转向逻辑输出缓冲器
公开(公告)号：US20140312928A1
公开(公告)日：2014-10-23
申请号：US13898725
申请日：2013-05-21
申请人： Kool Chip, Inc.
发明人： Sharat Ippili
IPC分类号： H03K19/0175
CPC分类号： H03L7/00 , G06F1/04 , G06F1/06 , G06F1/08 , G06F1/10 , G06F1/12 , G06F1/14 , G06F1/28 , G06F13/385 , H03K19/0175 , H03K19/017509 , H03L7/0802 , H03L7/093 , H04L7/0012 , H04L25/0276 , H04L25/028 , Y02D10/14 , Y02D10/151
摘要： A current steering logic buffer for generating an output clock signal, comprises: a buffer for receiving an input clock signal; a current source; switches controlled by the buffer, wherein the switches connect the current source to outputs for generating the output clock signal; and a feedback loop for controlling the current source as a function of the outputs and a reference voltage.
摘要翻译：一种用于产生输出时钟信号的当前转向逻辑缓冲器，包括：用于接收输入时钟信号的缓冲器; 当前来源; 由所述缓冲器控制的开关，其中所述开关将所述电流源连接到用于产生所述输出时钟信号的输出; 以及用于根据输出和参考电压控制电流源的反馈回路。

10. 发明申请

US20140317434A1 Methods and Systems for Distributing Clock and Reset Signals 有权
标题翻译：分配时钟和复位信号的方法和系统
公开(公告)号：US20140317434A1
公开(公告)日：2014-10-23
申请号：US14170064
申请日：2014-01-31
申请人： Kool Chip, Inc.
发明人： Prasad Chalasani , Venkata N.S.N. Rao
IPC分类号： G06F1/04 , G06F1/10
CPC分类号： H03L7/00 , G06F1/04 , G06F1/06 , G06F1/08 , G06F1/10 , G06F1/12 , G06F1/14 , G06F1/28 , G06F13/385 , H03K19/0175 , H03K19/017509 , H03L7/0802 , H03L7/093 , H04L7/0012 , H04L25/0276 , H04L25/028 , Y02D10/14 , Y02D10/151
摘要： A distribution network, comprises: circuit blocks having counters, wherein the counters are synchronized relative to an input signal; drivers connected in a balanced tree for distributing the input signal synchronously to the circuit blocks; and drivers connected in an unbalanced tree for distributing a reset signal to the circuit blocks, wherein the input signal is distributed via the balanced tree as a function of the reset signal.
摘要翻译：配电网络包括：具有计数器的电路块，其中所述计数器相对于输入信号是同步的; 驱动器连接在平衡树中，用于将输入信号与电路块同步地分配; 以及连接在不平衡树中的驱动器，用于将复位信号分配给电路块，其中，输入信号作为复位信号的函数经由平衡树分配。

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