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1. 外观设计

USD674018S1 Clipboard 有权
公开(公告)号：USD674018S1
公开(公告)日：2013-01-08
申请号：US29412703
申请日：2012-02-07
申请人： Michael Kent , Chad Kendall , William D. Hester
设计人： Michael Kent , Chad Kendall , William D. Hester

2. 外观设计

USD619170S1 Grip for writing instrument 有权
标题翻译：手写笔记
公开(公告)号：USD619170S1
公开(公告)日：2010-07-06
申请号：US29338511
申请日：2009-06-12
申请人： Michael Kent , David Gerard D'Angelo , William D. Hester , Chad Kendall
设计人： Michael Kent , David Gerard D'Angelo , William D. Hester , Chad Kendall

3. 外观设计

USD602090S1 Clipboard 有权
标题翻译：剪贴板
公开(公告)号：USD602090S1
公开(公告)日：2009-10-13
申请号：US29319173
申请日：2008-06-05
申请人： Michael Kent , Chad Kendall , William D. Hester
设计人： Michael Kent , Chad Kendall , William D. Hester

4. 发明申请

US20090110051A1 METHOD AND SYSTEM FOR REDUCING THE IMPACT OF LATENCY ON VIDEO PROCESSING 审中-公开
标题翻译：减少视频处理影响的方法和系统
公开(公告)号：US20090110051A1
公开(公告)日：2009-04-30
申请号：US11927050
申请日：2007-10-29
申请人： Steven B. Lindsay , Narendra Sankar , Chad Kendall
发明人： Steven B. Lindsay , Narendra Sankar , Chad Kendall
IPC分类号： H04B1/66
CPC分类号： G06F1/3203
摘要： The disclosed systems and methods relate to reducing the effect of video processing latency in devices that utilize PCI Express Active State Power Management (PCI-E ASPM). Power state transition delay may be reduced by initiating an early L1 exit based on a video processing stimulus. Aspects of the present invention may enable a higher level of performance and responsiveness while supporting the benefits of ASPM. Aspects of the present invention may be embodied in a video processing device that uses a video accelerator with a PCI-E interface.
摘要翻译：所公开的系统和方法涉及减少利用PCI Express活动状态电源管理（PCI-E ASPM）的设备中视频处理延迟的影响。可以通过基于视频处理刺激发起早期的L1退出来降低功率状态转换延迟。本发明的方面可以实现更高水平的性能和响应性，同时支持ASPM的优点。本发明的方面可以体现在使用具有PCI-E接口的视频加速器的视频处理设备中。

5. 外观设计

USD666673S1 Binder 有权
公开(公告)号：USD666673S1
公开(公告)日：2012-09-04
申请号：US29412702
申请日：2012-02-07
申请人： Michael Kent , Chad Kendall , William D. Hester
设计人： Michael Kent , Chad Kendall , William D. Hester

6. 外观设计

USD656546S1 Clipboard 有权
公开(公告)号：USD656546S1
公开(公告)日：2012-03-27
申请号：US29319177
申请日：2008-06-05
申请人： Michael Kent , Chad Kendall , William D. Hester
设计人： Michael Kent , Chad Kendall , William D. Hester

7. 外观设计

USD619169S1 Writing instrument 有权
公开(公告)号：USD619169S1
公开(公告)日：2010-07-06
申请号：US29338508
申请日：2009-06-12
申请人： Michael Kent , David Gerard D'Angelo , William D. Hester , Chad Kendall
设计人： Michael Kent , David Gerard D'Angelo , William D. Hester , Chad Kendall

8. 发明授权

US07328314B2 Multiprocessor computing device having shared program memory 失效
标题翻译：具有共享程序存储器的多处理器计算设备
公开(公告)号：US07328314B2
公开(公告)日：2008-02-05
申请号：US10173589
申请日：2002-06-19
申请人： Chad Kendall , Predrag Kostic , Robert Elliott Robotham
发明人： Chad Kendall , Predrag Kostic , Robert Elliott Robotham
IPC分类号： G06F13/40
CPC分类号： G06F9/5016 , G06F9/3802 , G06F9/3814 , G06F9/52 , G06F15/7864
摘要： An instruction memory shared by a number of processing units has a plurality of individually accessible sections. A software program in the instruction memory is distributed among the memory sections. Sequential parts of the software program are in sequential sections. The software program may have a common portion which is repeated in each of the memory sections. Arbiter logic may control which of the processing units accesses which of the memory sections in each memory access cycle.
摘要翻译：由多个处理单元共享的指令存储器具有多个可单独访问的部分。指令存储器中的软件程序被分配在存储器部分中。软件程序的顺序部分是连续的部分。软件程序可以具有在每个存储器部分中重复的公共部分。仲裁器逻辑可以控制哪个处理单元访问每个存储器访问周期中的哪个存储器部分。

9. 发明授权

US07236492B2 Configurable packet processor 有权
标题翻译：可配置数据包处理器
公开(公告)号：US07236492B2
公开(公告)日：2007-06-26
申请号：US09988939
申请日：2001-11-21
申请人： Tom Davis , Chad Kendall , Shay Nahum
发明人： Tom Davis , Chad Kendall , Shay Nahum
IPC分类号： H04L12/28
CPC分类号： H04L45/54 , H04L45/00 , H04L45/50 , H04L45/7453 , H04L69/12 , H04L69/16 , H04L69/161 , H04L69/22
摘要： A packet processing device has an on-board match engine memory. Actions to be taken on a packet can be looked up in the match engine memory using a key comprising a match engine index and a protocol field from the packet. The match engine index is obtained from either a relatively small on-board parser memory or a larger context memory. The parser memory contains match engine indices for sparse protocols. Performance approaching that of hard-wired packet processors can be obtained. New protocols or changes in protocols can be accommodated by writing new values into the match engine, parser and context memories. The packet processing device can be provided in a pipelined architecture.
摘要翻译：分组处理设备具有板上匹配引擎存储器。可以使用包括匹配引擎索引和来自分组的协议字段的密钥在匹配引擎存储器中查找要在分组上执行的动作。匹配引擎索引是从相对较小的板载解析器内存或更大的上下文存储器获得的。解析器内存包含稀疏协议的匹配引擎索引。可以获得接近硬连线分组处理器的性能。可以通过将新值写入匹配引擎，解析器和上下文存储器来适应新协议或协议的更改。分组处理设备可以以流水线架构提供。

10. 外观设计

USD651239S1 Expandable file 有权
标题翻译：展开式文件
公开(公告)号：USD651239S1
公开(公告)日：2011-12-27
申请号：US29389617
申请日：2011-04-14
申请人： Chad Kendall
设计人： Chad Kendall

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