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1. 发明授权

US08737161B1 Write-leveling system and method 有权
标题翻译：写平整系统和方法
公开(公告)号：US08737161B1
公开(公告)日：2014-05-27
申请号：US13769172
申请日：2013-02-15
申请人： Arvind Kumar , Shobhit Singhal , Vikas Lakhanpal
发明人： Arvind Kumar , Shobhit Singhal , Vikas Lakhanpal
IPC分类号： G11C8/00 , G11C7/22 , G11C7/10
CPC分类号： G11C8/18 , G11C5/04 , G11C7/1093
摘要： A system is provided for use with a DRAM, a DQS signal provider, a clock signal provider, a DQS line and a clock line. The DQS line can provide the DQS signal from the DQS signal provider to the DRAM. The clock line can provide the clock signal from the clock signal provider to the DRAM. The system includes a clock delay determining portion, a DQS delay determining portion, and adjustment portion and a controlling portion. The clock delay determining portion can determine a clock delay. The DQS delay determining portion can determine a DQS delay. The adjustment portion can generate an adjustment value based on the clock delay and the DQS delay. The controlling portion can instruct the DQS signal provider to adjust a time of providing a second DQS signal based on the adjustment value, wherein the clock delay is less than the DQS delay.
摘要翻译：提供了一种与DRAM，DQS信号提供器，时钟信号提供器，DQS线和时钟线一起使用的系统。 DQS线路可以将来自DQS信号提供器的DQS信号提供给DRAM。时钟线可以将来自时钟信号提供器的时钟信号提供给DRAM。该系统包括时钟延迟确定部分，DQS延迟确定部分和调整部分以及控制部分。时钟延迟确定部分可以确定时钟延迟。 DQS延迟确定部分可以确定DQS延迟。调整部分可以基于时钟延迟和DQS延迟生成调整值。控制部分可以指示DQS信号提供者基于调整值来调整提供第二DQS信号的时间，其中时钟延迟小于DQS延迟。

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