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1. 发明申请

US20080091995A1 Progressive random access scan circuitry 有权
标题翻译：逐行随机存取扫描电路
公开(公告)号：US20080091995A1
公开(公告)日：2008-04-17
申请号：US11526379
申请日：2006-09-25
申请人： Dong Hyun Baik , Kewal K. Saluja
发明人： Dong Hyun Baik , Kewal K. Saluja
IPC分类号： G01R31/28
CPC分类号： G01R31/318541 , G11C11/412 , G11C11/419 , G11C29/32 , G11C2029/3202
摘要： A scan cell is described for testing an integrated circuit. The scan cell may include circuitry adapted to operate in a non-test mode as a storage element and adapted to operate as a static random access memory (SRAM) cell in a test mode. For example, the circuitry may include one or more pass transistors and a flip flop. The scan cell may be one of a plurality of addressable scan cells in one or more grids for testing the integrated circuit. For example, the scan cells may be arranged in a single grid or may be partitioned into two or more grids. The scan cell may be used for reliability testing or for performance testing. The PRAS cell for performance testing may be staged, with a first pattern applied and then a second pattern applied. For example, one section of the scan cell may operate using a clock cycle of Φ1 and another section of the PRAS cell may operate using a clock cycle of Φ2 which is different from Φ1.
摘要翻译：描述了用于测试集成电路的扫描单元。扫描单元可以包括适于以非测试模式操作为存储元件并适于在测试模式中作为静态随机存取存储器（SRAM）单元操作的电路。例如，电路可以包括一个或多个传输晶体管和触发器。扫描单元可以是用于测试集成电路的一个或多个栅格中的多个可寻址扫描单元之一。例如，扫描单元可以被布置在单个网格中或者可以被划分成两个或更多个网格。扫描单元可用于可靠性测试或性能测试。用于性能测试的PRAS单元可以进行分级，应用第一模式，然后应用第二模式。例如，扫描单元的一个部分可以使用Phi1＆lt; 1＆gt; 1的时钟周期来操作，并且PRAS单元的另一部分可以使用Phi <2>的时钟周期来操作，该时钟周期是不同于Phi <1> 。

2. 发明授权

US07665001B2 Progressive random access scan circuitry 有权
标题翻译：逐行随机存取扫描电路
公开(公告)号：US07665001B2
公开(公告)日：2010-02-16
申请号：US11526379
申请日：2006-09-25
申请人： Dong Hyun Baik , Kewal K. Saluja
发明人： Dong Hyun Baik , Kewal K. Saluja
IPC分类号： G01R31/28
CPC分类号： G01R31/318541 , G11C11/412 , G11C11/419 , G11C29/32 , G11C2029/3202
摘要： A scan cell is described for testing an integrated circuit. The scan cell may include circuitry adapted to operate in a non-test mode as a storage element and adapted to operate as a static random access memory (SRAM) cell in a test mode. For example, the circuitry may include one or more pass transistors and a flip flop. The scan cell may be one of a plurality of addressable scan cells in one or more grids for testing the integrated circuit. For example, the scan cells may be arranged in a single grid or may be partitioned into two or more grids. The scan cell may be used for reliability testing or for performance testing. The PRAS cell for performance testing may be staged, with a first pattern applied and then a second pattern applied. For example, one section of the scan cell may operate using a clock cycle of Φ1 and another section of the PRAS cell may operate using a clock cycle of Φ2 which is different from Φ1.
摘要翻译：描述了用于测试集成电路的扫描单元。扫描单元可以包括适于以非测试模式操作为存储元件并适于在测试模式中作为静态随机存取存储器（SRAM）单元操作的电路。例如，电路可以包括一个或多个传输晶体管和触发器。扫描单元可以是用于测试集成电路的一个或多个栅格中的多个可寻址扫描单元之一。例如，扫描单元可以被布置在单个网格中或者可以被划分成两个或更多个网格。扫描单元可用于可靠性测试或性能测试。用于性能测试的PRAS单元可以进行分级，应用第一模式，然后应用第二模式。例如，扫描单元的一个部分可以使用Phi1的时钟周期来操作，并且PRAS单元的另一部分可以使用与Phi1不同的Phi2的时钟周期来操作。

3. 发明授权

US08533548B2 Wrapper cell for hierarchical system on chip testing 有权
标题翻译：用于分级系统片上测试的包装盒
公开(公告)号：US08533548B2
公开(公告)日：2013-09-10
申请号：US12944295
申请日：2010-11-11
申请人： Kyuchull Kim , Kewal K. Saluja
发明人： Kyuchull Kim , Kewal K. Saluja
IPC分类号： G01R31/28
CPC分类号： G01R31/318508 , G01R31/31723
摘要： Wrapper cells for simultaneous testing of parent functional elements and child functional elements in a hierarchical SoC (System on Chip) provide a substantially reduced integrated circuit footprint by eliminating a multiplexer and providing simpler interconnections. Identical wrapper cells may be used for input and output data lines reducing the cost of the cell library.
摘要翻译：用于同时测试分层SoC（片上系统）中的父功能元件和子功能元件的封装单元通过消除多路复用器并提供更简单的互连来提供显着降低的集成电路占用空间。相同的包装单元可以用于输入和输出数据线，从而降低单元库的成本。

4. 发明申请

US20120124439A1 Wrapper Cell for Hierarchical System on Chip Testing 有权
标题翻译：分层系统芯片测试封装单元
公开(公告)号：US20120124439A1
公开(公告)日：2012-05-17
申请号：US12944295
申请日：2010-11-11
申请人： Kyuchull Kim , Kewal K. Saluja
发明人： Kyuchull Kim , Kewal K. Saluja
IPC分类号： G06F11/273 , G01R31/28
CPC分类号： G01R31/318508 , G01R31/31723
摘要： Wrapper cells for simultaneous testing of parent functional elements and child functional elements in a hierarchical SoC (System on Chip) provide a substantially reduced integrated circuit footprint by eliminating a multiplexer and providing simpler interconnections. Identical wrapper cells may be used for input and output data lines reducing the cost of the cell library.
摘要翻译：用于同时测试分层SoC（片上系统）中的父功能元件和子功能元件的封装单元通过消除多路复用器并提供更简单的互连来提供显着降低的集成电路占用空间。相同的包装单元可以用于输入和输出数据线，从而降低单元库的成本。

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