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    • 1. 发明申请
      US20090144688A1 Systems and Methods for Probabilistic Interconnect Planning 有权
    • Systems and Methods for Probabilistic Interconnect Planning
    • 概率互连规划的系统和方法
    • US20090144688A1
    • 2009-06-04
    • US11949583
    • 2007-12-03
    • Taku Uchino , Alvan Ng
    • Taku Uchino , Alvan Ng
    • G06F17/50
    • G06F17/5077
    • Systems and methods for interconnect planning which utilize probabilistic methodologies. One embodiment comprises a method for planning interconnect models in an integrated circuit design. Nets and a set of interconnect models that can be used to connect the pins of each net are first defined. For each net, the probability that each interconnect model will be used to connect the pins of the net is evaluated. Tiles in the integrated circuit design are then assigned probabilities indicating the likelihood that each of the interconnect models will traverse the tiles. A map is then generated to indicate probabilistic routing characteristics (e.g., probabilities of wire congestion, interconnect component congestion, power densities, interconnect model usage) based on the probabilities assigned to each of the tiles in the integrated circuit design. The map may then be output (e.g., printed or otherwise displayed) to a user or stored for later use.
    • 利用概率方法的互连规划的系统和方法。 一个实施例包括用于在集成电路设计中规划互连模型的方法。 首先定义网络和一组可用于连接每个网络引脚的互连模型。 对于每个网络，评估每个互连模型将用于连接网络引脚的概率。 然后分配集成电路设计中的瓷砖的概率，指示每个互连模型将穿过瓷砖的可能性。 然后，基于分配给集成电路设计中的每个瓦片的概率，生成映射以指示概率路由特性（例如，线路拥塞的概率，互连部件拥塞，功率密度，互连模型使用）。 然后可以将地图输出（例如，打印或以其他方式显示）给用户或存储以备以后使用。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
    • 2. 发明授权
      US07681158B2 Delay budget allocation with path trimming 有权
    • Delay budget allocation with path trimming
    • 延迟预算分配与路径修剪
    • US07681158B2
    • 2010-03-16
    • US11733091
    • 2007-04-09
    • Taku Uchino , Alvan Ng
    • Taku Uchino , Alvan Ng
    • G06F17/50
    • G06F17/5031
    • Systems and methods for determining delay budget allocations for circuit elements. One embodiment comprises a method including defining timing edges and corresponding timing paths in an integrated circuit design, and determining delay budget allocations for each of the edges based on required arrival time and design slack (S,T) pairs associated with the different timing paths. The required arrival time is a maximum time when associated with forward paths, and a minimum time when associated with backward paths. (S,T) pairs associated with some timing paths are discarded (i.e., the corresponding timing paths are trimmed) to reduce the complexity of the delay budget allocation computations. Remaining (S,T) pairs are used to determine scaling factors for significant timing paths through the edges. The smallest of the scaling factors for each edge can be multiplied by an initial delay associated with the edge to produce a delay budget allocation associated with the edge.
    • 确定电路元件延迟预算分配的系统和方法。 一个实施例包括一种方法，包括在集成电路设计中定义定时边缘和对应的定时路径，以及基于所需的到达时间和与不同定时路径相关联的设计松弛（S，T）对来确定每个边缘的延迟预算分配。 所需的到达时间是与正向路径相关联的最大时间，以及与后向路径相关联的最小时间。 （S，T）对被丢弃（即相应的定时路径被修剪）以减少延迟预算分配计算的复杂度。 剩余（S，T）对用于确定通过边缘的重要定时路径的缩放因子。 每个边缘的最小缩放因子可以乘以与边缘相关联的初始延迟，以产生与边缘相关联的延迟预算分配。
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    • 3. 发明申请
      US20080250371A1 Delay Budget Allocation with Path Trimming 有权
    • Delay Budget Allocation with Path Trimming
    • 延迟路径修剪预算分配
    • US20080250371A1
    • 2008-10-09
    • US11733091
    • 2007-04-09
    • Taku Uchino , Alvan Ng
    • Taku Uchino , Alvan Ng
    • G06F17/50
    • G06F17/5031
    • Systems and methods for determining delay budget allocations for circuit elements. One embodiment comprises a method including defining timing edges and corresponding timing paths in an integrated circuit design, and determining delay budget allocations for each of the edges based on required arrival time and design slack (S,T) pairs associated with the different timing paths. The required arrival time is a maximum time when associated with forward paths, and a minimum time when associated with backward paths. (S,T) pairs associated with some timing paths are discarded (i.e., the corresponding timing paths are trimmed) to reduce the complexity of the delay budget allocation computations. Remaining (S,T) pairs are used to determine scaling factors for significant timing paths through the edges. The smallest of the scaling factors for each edge can be multiplied by an initial delay associated with the edge to produce a delay budget allocation associated with the edge.
    • 确定电路元件延迟预算分配的系统和方法。 一个实施例包括一种方法，包括在集成电路设计中定义定时边缘和对应的定时路径，以及基于所需的到达时间和与不同定时路径相关联的设计松弛（S，T）对来确定每个边缘的延迟预算分配。 所需的到达时间是与正向路径相关联的最大时间，以及与后向路径相关联的最小时间。 （S，T）对被丢弃（即相应的定时路径被修剪）以减少延迟预算分配计算的复杂度。 剩余（S，T）对用于确定通过边缘的重要定时路径的缩放因子。 每个边缘的最小缩放因子可以乘以与边缘相关联的初始延迟，以产生与边缘相关联的延迟预算分配。
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    • 4. 发明授权
      US08370783B2 Systems and methods for probabilistic interconnect planning 有权
    • Systems and methods for probabilistic interconnect planning
    • 概率互连规划的系统和方法
    • US08370783B2
    • 2013-02-05
    • US11949583
    • 2007-12-03
    • Taku Uchino , Alvan Ng
    • Taku Uchino , Alvan Ng
    • G06F17/50
    • G06F17/5077
    • Systems and methods for interconnect planning which utilize probabilistic methodologies. One embodiment comprises a method for planning interconnect models in an integrated circuit design. Nets and a set of interconnect models that can be used to connect the pins of each net are first defined. For each net, the probability that each interconnect model will be used to connect the pins of the net is evaluated. Tiles in the integrated circuit design are then assigned probabilities indicating the likelihood that each of the interconnect models will traverse the tiles. A map is then generated to indicate probabilistic routing characteristics (e.g., probabilities of wire congestion, interconnect component congestion, power densities, interconnect model usage) based on the probabilities assigned to each of the tiles in the integrated circuit design. The map may then be output (e.g., printed or otherwise displayed) to a user or stored for later use.
    • 利用概率方法的互连规划的系统和方法。 一个实施例包括用于在集成电路设计中规划互连模型的方法。 首先定义网络和一组可用于连接每个网络引脚的互连模型。 对于每个网络，评估每个互连模型将用于连接网络引脚的概率。 然后分配集成电路设计中的瓷砖的概率，指示每个互连模型将穿过瓷砖的可能性。 然后，基于分配给集成电路设计中的每个瓦片的概率，生成映射以指示概率路由特性（例如，线路拥塞的概率，互连部件拥塞，功率密度，互连模型使用）。 然后可以将地图输出（例如，打印或以其他方式显示）给用户或存储以备以后使用。
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