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1. 发明申请

WO2023088645A1 MULTI-VT NANOSHEET DEVICES 审中-公开
公开(公告)号：WO2023088645A1
公开(公告)日：2023-05-25
申请号：PCT/EP2022/079819
申请日：2022-10-25
申请人： INTERNATIONAL BUSINESS MACHINES CORPORATION , IBM UNITED KINGDOM LIMITED
发明人： ZHANG, Jingyun , ANDO, Takashi , LEE, ChoongHyun , REZNICEK, Alexander
IPC分类号： H01L29/775 , H01L27/088 , H01L21/336 , H01L29/06 , H01L29/51 , H01L21/8234 , B82Y10/00
摘要： MULTI-VT NANOSHEET DEVICESA method is presented for attaining different gate threshold voltages across a plurality of field effect transistor (FET) devices without patterning between nanosheet channels. The method includes forming a first set of nanosheet stacks having a first intersheet spacing, forming a second set of nanosheet stacks having a second intersheet spacing, where the first intersheet spacing is greater than the second intersheet spacing, depositing a high-k (HK) layer within the first and second nanosheet stacks, depositing a material stack that, when annealed, creates a crystallized HK layer in the first set of nanosheet stacks and an amorphous HK layer in the second nanosheet stacks, depositing a dipole material, and selectively diffusing the dipole material into the amorphous HK layer of the second set of nanosheet stacks to provide the different gate threshold voltages for the plurality of FET devices.

2. 发明申请

WO2023085180A1 半導体膜、半導体膜の製造方法、光検出素子およびイメージセンサ审中-公开
公开(公告)号：WO2023085180A1
公开(公告)日：2023-05-19
申请号：PCT/JP2022/040939
申请日：2022-11-02
申请人：富士フイルム株式会社
发明人：小野　雅司 , 松井　高史
IPC分类号： H10K30/60 , H01L27/144 , H01L29/06 , H01L31/10 , H10K39/32
摘要：Ａｇ原子とＢｉ原子とＳ原子とを含む半導体量子ドットの集合体と、半導体量子ドットに配位する配位子と、を含む半導体膜であって、半導体量子ドットは、Ａｇ原子に配位しているＳ原子の平均配位数であって、Ａｇ原子とＳ原子との原子間の平均結合距離が２．４～２．７Åである第一近接の平均配位数が２．２０以上である半導体膜、半導体膜の製造方法、光検出素子およびイメージセンサ。

3. 发明申请

WO2023080086A1 半導体装置审中-公开
公开(公告)号：WO2023080086A1
公开(公告)日：2023-05-11
申请号：PCT/JP2022/040498
申请日：2022-10-28
申请人：ローム株式会社
发明人：中野　佑紀
IPC分类号： H01L29/78 , H01L21/3205 , H01L21/336 , H01L21/768 , H01L23/12 , H01L23/29 , H01L23/31 , H01L23/522 , H01L23/532 , H01L25/07 , H01L25/18 , H01L29/06 , H01L29/12 , H01L29/41 , H01L29/47 , H01L29/739 , H01L29/872
摘要：半導体装置は、主面を有するチップと、前記主面を被覆する主面電極と、前記主面電極の上に間隔を空けて配置された複数のピラー電極と、複数の前記ピラー電極の一部を露出させるように前記主面電極の上において複数の前記ピラー電極の間の領域を被覆する封止絶縁体と、前記封止絶縁体の上において少なくとも１つの前記ピラー電極を被覆する少なくとも１つの端子膜と、を含む。

4. 发明申请

WO2023071308A1 一种半导体器件及集成电路审中-公开
公开(公告)号：WO2023071308A1
公开(公告)日：2023-05-04
申请号：PCT/CN2022/106506
申请日：2022-07-19
申请人：华为数字能源技术有限公司
发明人：胡飞 , 唐龙谷 , 高云斌 , 高博
IPC分类号： H01L29/06
摘要：本申请公开了一种半导体器件及集成电路，该半导体器件包括：N型的半导体衬底，漂移层，半导体层，位于半导体层中的第一沟槽，位于第一沟槽中的栅极，位于半导体层中的P阱、源区和N型的第二半导体区，源极和漏极。漂移层包括并列交替重复设置的N型柱区和P型柱区。该半导体器件中，在栅极下方还设置电极，在第一沟槽底端设置P型的第一半导体区，第一半导体区与电极和位于栅极下方的P型柱区接触，电极与源极电连接。从而位于栅极下方的P型柱区可以通过电极连接到源极，且在电极与第一半导体区之间实现良好电接触，从而实现接地功能。

5. 发明申请

WO2023062883A1 炭化珪素半導体装置审中-公开
公开(公告)号：WO2023062883A1
公开(公告)日：2023-04-20
申请号：PCT/JP2022/025185
申请日：2022-06-23
申请人：住友電気工業株式会社
发明人：内田　光亮
IPC分类号： H01L29/78 , H01L21/336 , H01L29/06 , H01L29/12
摘要：炭化珪素半導体装置は、炭化珪素基板と、ゲートパッド及びソースパッドと、第１パッシベーション膜と、前記第１パッシベーション膜上の第２パッシベーション膜と、を有し、前記第１パッシベーション膜は、前記ゲートパッドと前記ソースパッドとの間の第１絶縁分離部と、前記ゲートパッドを露出し、第１縁を備えた第１開口と、前記ソースパッドを露出し、第２縁を備えた第２開口と、を有し、更に、前記第１開口の内側に形成された第１めっき膜と、前記第２開口の内側に形成された第２めっき膜と、を有し、前記第２パッシベーション膜は、前記第１めっき膜及び前記第２めっき膜の上にも形成されており、前記第１絶縁分離部を覆う第２絶縁分離部と、前記第１めっき膜を露出し、第３縁を備えた第３開口と、前記第２めっき膜を露出し、第４縁を備えた第４開口と、を有し、平面視で、前記第１縁が前記第３縁の外側にあり、前記第２縁が前記第４縁の外側にある。

6. 发明申请

WO2023047956A1 電子トラップ装置、量子コンピュータ、フリップチップ構造の製造方法、電子トラップ方法审中-公开
公开(公告)号：WO2023047956A1
公开(公告)日：2023-03-30
申请号：PCT/JP2022/033534
申请日：2022-09-07
申请人：国立研究開発法人科学技術振興機構
发明人：野口　篤史 , 長田　有登 , 中村　泰信
IPC分类号： H10N60/10 , B82Y10/00 , G06N10/00 , H01L29/06
摘要：電子トラップ装置１は、低温装置４０と、超伝導回路１０と、熱浴６０と、を備える。超伝導回路１０および熱浴６０は、低温装置４０内に置かれる。これにより、超伝導回路１０は動作可能となり、熱浴６０は一定の低温（例えば、２０ｍＫ程度）に保たれる。超伝導回路１０は、冷却共振器２０と、マイクロ波共振器２２と、電子トラップ領域５０と、を備える。超伝導回路１０は、電子トラップ領域５０が対向する複数の電極で構成されるように、対向する電極が電子トラップ領域を通る中心線に線対称の位置に配置され、超伝導体で囲まれた微小構造を有する。

7. 发明申请

WO2023045480A1 USING DIFFERENT WORK-FUNCTIONS TO REDUCE GATE-INDUCED DRAIN LEAKAGE CURRENT IN STACKED NANOSHEET TRANSISTORS 审中-公开
公开(公告)号：WO2023045480A1
公开(公告)日：2023-03-30
申请号：PCT/CN2022/103572
申请日：2022-07-04
申请人： INTERNATIONAL BUSINESS MACHINES CORPORATION , IBM (CHINA) CO., LIMITED
发明人： ANDO, Takashi , XIE, Ruilong , HASHEMI, Pouya , REZNICEK, Alexander
IPC分类号： H01L29/06 , H01L29/49 , H01L29/786 , H01L21/02
摘要： A transistor device is provided. The transistor device includes a channel stack having stacked, spaced-apart, channel layers. A first source or drain (S/D) region is communicatively coupled to the channel stack. A tunnel extends through the channel stack, wherein the tunnel includes a central region and a first set of end regions. The first set of end regions is positioned closer to the first S/D region than the central region is to the first S/D region. A first type of work-function metal (WFM) is formed in the first set of end regions, the first WFM having a first work-function (WF). A second type of WFM is formed in the central region, the second type of WFM having a second WF, wherein the first WF is different than the second WF.

8. 发明申请

WO2023042638A1 絶縁ゲート型バイポーラトランジスタ审中-公开
公开(公告)号：WO2023042638A1
公开(公告)日：2023-03-23
申请号：PCT/JP2022/032121
申请日：2022-08-25
申请人：富士電機株式会社
发明人：山田　拓弥 , 野口　晴司 , 桜井　洋輔 , 浜崎　竜太郎 , 尾崎　大輔
IPC分类号： H01L29/78 , H01L21/8234 , H01L27/06 , H01L29/06 , H01L29/12 , H01L29/739 , H01L29/861 , H01L29/868
摘要：エミッタ領域とドリフト領域との間に設けられたベース領域と、ベース領域とドリフト領域との間に設けられ、ドリフト領域よりもドーピング濃度の高い蓄積領域と、半導体基板の上面から蓄積領域よりも下方まで設けられたゲートトレンチ部と、ゲートトレンチ部の下端に接して設けられた下端領域とを備え、蓄積領域は、深さ方向においてドーピング濃度が最大値を示す第１濃度ピークを有し、第１濃度ピークと下端領域との深さ方向の距離は、第１濃度ピークとベース領域との前記深さ方向の距離よりも小さい、絶縁ゲート型バイポーラトランジスタを提供する。

9. 发明申请

WO2023038580A2 ASYMMETRIC FLOATING GATE DEVICE 审中-公开
公开(公告)号：WO2023038580A2
公开(公告)日：2023-03-16
申请号：PCT/SG2022/050646
申请日：2022-09-09
申请人： NATIONAL UNIVERSITY OF SINGAPORE
发明人： JIN, Tengyu , CHEN, Wei
IPC分类号： H10B41/23 , H01L29/06 , H10B41/00 , H01L29/788 , H01L21/336 , H01L29/786
摘要： An asymmetric floating gate (AFG) device and a method of fabricating the AFG device. The method comprises the steps of providing the source electrode; providing the drain electrode; providing the floating gate structure; and providing the channel structure comprising the 2-D material; wherein the source and drain electrodes are disposed on one side of the channel structure in first and second portions of the channel structure, respectively, and the floating gate structure is disposed on the other side of the channel structure with the first portion of the channel structure disposed between the floating gate structure and the source electrode; wherein the floating gate structure comprises a floating gate layer and a tunneling dielectric layer disposed between the floating gate layer and the channel structure; and wherein the second portion of the channel structure and the floating gate structure are disposed side-by-side on a control gate structure of the device.

10. 发明申请

WO2023035103A1 SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME 审中-公开
公开(公告)号：WO2023035103A1
公开(公告)日：2023-03-16
申请号：PCT/CN2021/116884
申请日：2021-09-07
申请人： INNOSCIENCE (SUZHOU) TECHNOLOGY CO., LTD.
发明人： HAO, Ronghui , CHEN, Fu , WONG, King Yuen
IPC分类号： H01L29/06
摘要： A semiconductor device includes a first and a second nitride-based semiconductor layers, a source electrode, a drain electrode, a passivation layer, a stress modulation layer and a gate electrode. The stress modulation layer is disposed over the second nitride-based semiconductor layer and extends along at least one sidewall of the passivation layer to make contact with the second nitride-based semiconductor layer, so as to form an interface. The gate electrode is disposed over the stress modulation layer and between the source and drain electrodes. The gate electrode is located directly above the interface of the stress modulation layer and the second nitride-based semiconductor layer.

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