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1. 发明专利

DE102018004329A1 Technologien zum dichten Packen von Netzwerkkomponenten für grossangelegte indirekte Topologien 未知
公开(公告)号：DE102018004329A1
公开(公告)日：2019-01-03
申请号：DE102018004329
申请日：2018-05-30
申请人： INTEL CORP
发明人： FLAJSLIK MARIO , BORCH ERIC R , PARKER MICHAEL A , DISCHLER RICHARD
IPC分类号： H04L45/60
摘要： Technologien zum dichten Packen von Netzwerkkomponenten für großangelegte indirekte Topologien umfassen Gruppen von Verteilern. Die Gruppe von Verteilern umfasst einen Stapel von Knotenverteilern, der einen ersten Satz von Ports umfasst, und einen Stapel von globalen Verteilern, der einen zweiten Satz von Ports umfasst. Der Stapel von Knotenverteilern ist rechtwinkelig auf den Stapel von globalen Verteilern ausgerichtet. Zusätzlich dazu ist der erste Satz von Ports zum zweiten Satz von Ports hin ausgerichtet, und die Knotenverteiler sind mit den globalen Verteilern durch den ersten und den zweiten Satz von Ports verbunden. Es sind auch andere Ausführungsformen beschrieben und beansprucht.

2. 发明公开

EP3238395A4 APPARATUS AND METHOD FOR BUFFERING DATA IN A SWITCH 审中-公开
公开(公告)号：EP3238395A4
公开(公告)日：2018-07-25
申请号：EP14909254
申请日：2014-12-24
申请人： INTEL CORP
发明人： CHENG ALBERT S , LOVETT THOMAS D , PARKER MICHAEL A , HOOVER STEVEN F
IPC分类号： H04L12/937 , H04L12/861 , H04L12/931 , H04L12/933 , H04L12/935
CPC分类号： H04L49/3036 , H04L12/6418 , H04L49/101 , H04L49/103 , H04L49/254 , H04L49/505
摘要： Apparatuses, methods and storage medium associated with buffering data in a switch are provided. In embodiments, the switch may include a plurality of queue buffers, a plurality of queues respectively associated with the plurality of queue buffers, a shared buffer, and a queue point controller coupled with the plurality of queue buffers and the shared buffer. In embodiments the queue point controller may be configured to determine an amount of available space in a selected queue buffer of the plurality of queue buffers. The queue point controller may be further configured to allocate at least a portion of the shared buffer to a selected queue that is associated with the selected queue buffer. In embodiments, this allocation may be based on the amount of available space determined in the selected queue buffer. Other embodiments may be described and/or claimed.

3. 发明公开

EP3097671A4 TRAFFIC CLASS ARBITRATION BASED ON PRIORITY AND BANDWIDTH ALLOCATION 审中-公开
公开(公告)号：EP3097671A4
公开(公告)日：2017-11-01
申请号：EP15881424
申请日：2015-02-18
申请人： INTEL CORP
发明人： CHENG ALBERT S , LOVETT THOMAS D , PARKER MICHAEL A
IPC分类号： H04L12/851 , H04L12/911 , H04L12/931
CPC分类号： H04L47/24 , H04L43/0894 , H04L45/64 , H04L47/2433 , H04L47/245 , H04L47/283 , H04L47/822 , H04L49/358

4. 发明公开

EP3238386A4 APPARATUS AND METHOD FOR ROUTING DATA IN A SWITCH 审中-公开
公开(公告)号：EP3238386A4
公开(公告)日：2018-08-01
申请号：EP14909259
申请日：2014-12-24
申请人： INTEL CORP
发明人： CHENG ALBERT S , LOVETT THOMAS D , PARKER MICHAEL A
IPC分类号： H04L12/701 , H04L12/741 , H04L12/803 , H04L12/835 , H04L12/933 , H04L12/935 , H04L12/947
CPC分类号： H04L49/25 , H04L45/74 , H04L47/12 , H04L47/122 , H04L47/30 , H04L49/101 , H04L49/30
摘要： Apparatuses, methods and storage medium associated with routing data in a switch are provided. In embodiments, the switch may include route lookup circuitry determine a first set of output ports that are available to send a data packet to a destination node. The lookup circuitry may further select, based on respective congestion levels associated with the first set of output ports, a plurality of output ports for a second set of output ports from the first set of output ports. An input queue of the switch may buffer the data packet and route information associated with the second set of output ports. The switch may further include route selection circuitry to select a destination output port from the second set of output ports, based on updated congestion levels associated with the output ports of the second set of output ports. Other embodiments may be described and/or claimed.

5. 发明专利

DE102018130446A1 Techniken zum Ethernet-Gateway-Überlastungsmanagement in Hochleistungs-Computerarchitekturen 未知
公开(公告)号：DE102018130446A1
公开(公告)日：2019-07-04
申请号：DE102018130446
申请日：2018-11-30
申请人： INTEL CORP
发明人： MUNTZ GARY , ZAK ROBERT , LOVETT THOMAS , PARKER MICHAEL A
IPC分类号： H04L12/801
摘要： Die Techniken zum Ethernet-Gateway-Überlastungsmanagement in HPC-Architekturen enthalten einen Hochleistungs-Computer-Switch (HPC-Switch) mit einem Ethernet-Gateway, das konfiguriert ist, ein HPC-Paket von einer HPC-Struktur über einen virtuellen Weg (VL) des Ethernet-Gateways zu empfangen. Das Ethernet-Gateway ist ferner konfiguriert, zu bestimmen, ob das HPC-Paket einer Rückwärts-Fehlerkorrekturbenachrichtigung (BECN) entspricht, einen oder mehrere Prioritätscodepunkte (PCPs) des HPC-Pakets entsprechend einer BECN als eine Funktion des VL, auf dem das HPC-Paket empfangen wurde, zu identifizieren und einen prioritätsbasierten Ethernet-Flusssteuerrahmen (Ethernet-PFC-Rahmen) zu erzeugen, der den einen oder die mehreren identifizierten PCPs in einem Kopf des Ethernet-PFC-Rahmens enthält. Zusätzlich ist das Ethernet-Gateway konfiguriert, den Ethernet-PFC-Rahmen als eine Funktion des einen oder der mehreren identifizierten PCPs an eine Ethernet-Struktur zu senden. Hier sind weitere Ausführungsformen beschrieben.

6. 发明专利

DE112017003324T5 Technologien für adaptives Routing unter Verwendung aggregierter Überlastungsinformationen 未知
公开(公告)号：DE112017003324T5
公开(公告)日：2019-04-04
申请号：DE112017003324
申请日：2017-06-01
申请人： INTEL CORP
发明人： FLAJSLIK MARIO , BORCH ERIC R , PARKER MICHAEL A
IPC分类号： H04L47/30 , H04L49/111
摘要： Technologien zum adaptiven Routing auf Grundlage aggregierter Überlastungsinformationen beinhalten einen Netzwerk-Switch, der eine Mehrzahl von Ausgangsports aufweist. Der Netzwerk-Switch ist derart konfiguriert, dass er eine maximale lokale Belegungszahl für jeden Ausgangsport auf Grundlage einer maximalen lokalen Belegungszahl von Ausgangspuffer-Warteschlangen jedes Ausgangsports, eines lokalen Überlastungswerts auf Grundlage der maximalen lokalen Belegungszahl und eines Remote-Überlastungswerts für eine entsprechende Remote-Eingangspuffer-Warteschlange einer Remote-Datenverarbeitungsvorrichtung bestimmt, die kommunikativ mit einem entsprechenden Ausgangsport gekoppelt ist. Der Netzwerk-Switch ist ferner derart konfiguriert, dass er für jeden Ausgangsport einen Gesamtüberlastungswert als eine Funktion des lokalen Überlastungswerts und des Remote-Überlastungswerts bestimmt und das Netzwerkpaket auf Grundlage der Gesamtüberlastungswerte der Ausgangsports in eine der Ausgangspuffer-Warteschlangen eines der Ausgangsports einreiht. Andere Ausführungsformen sind hierin beschrieben.

7. 发明专利

DE112016005917T5 EXASCALE-FABRIC-ZEITSYNCHRONISIERUNG 未知
公开(公告)号：DE112016005917T5
公开(公告)日：2018-11-22
申请号：DE112016005917
申请日：2016-11-16
申请人： INTEL CORP
发明人： LOVETT THOMAS D , PARKER MICHAEL A , BIRRITTELLA MARK S
IPC分类号： G06F15/173
摘要： Verfahren und Vorrichtung zum Implementieren von Zeitsynchronisation über Exascale-Fabrics. Ein Master-Taktgeber-Knoten ist mit einer Vielzahl von Slave-Knoten über ein Fabric gekoppelt, das eine Vielzahl von Fabric-Schaltern und eine Vielzahl von Fabric-Links umfasst, wobei jeder Slave-Knoten mit dem Master-Taktgeber-Knoten über einen jeweiligen Taktgeberbaumpfad, der mindestens einen Fabric-Schalter quert, verbunden ist. Die Fabric-Schalter sind konfiguriert, selektiv Master-Taktgeberzeitdaten intern entlang Pfaden mit festen Latenzen, die die Puffer der Schalter und Schalterschaltungsanordnung umgehen, weiterzuleiten, was es den gesamten Taktgeberbaumpfaden ermöglicht, ebenfalls über feste Latenzen zu verfügen. Die feste Latenz des Taktgeberbaumpfads wird für jeden Slave-Knoten festgestellt. Die lokalen Taktgeber der Slave-Knoten werden dann mit dem Master-Taktgeber unter Verwendung von Master-Taktgeberzeitdaten, die von jedem Slave-Knoten empfangen werden, und der festen Latenz des Taktgeberbaumpfads von dem Master-Taktgeberknoten bis zu dem Slave-Knoten, die festgestellt wird, zu synchronisieren. Es werden auch Techniken zum Feststellen einer Taktgeberratenfehlanpassung zwischen dem Master-Taktgeber und einem lokalen Taktgeber bereitgestellt.

8. 发明专利

DE102018006687A1 TECHNIKEN ZUM AUSWÄHLEN NICHT MINIMALER WEGE UND DROSSELN DER ANSCHLUSSGESCHWINDIGKEITEN, UM DEN DURCHSATZ IN EINEM NETZ ZU VERGRÖSSERN 未知
公开(公告)号：DE102018006687A1
公开(公告)日：2019-03-28
申请号：DE102018006687
申请日：2018-08-23
申请人： INTEL CORP
发明人： BORCH ERIC R , FLAJSLIK MARIO , PARKER MICHAEL A , SCHNEIDER TIMO
IPC分类号： H04L45/125 , H04L47/22
摘要： Die Techniken zum Verbessern des Durchsatzes in einem Netz enthalten eine Knotenvermittlung. Die Knotenvermittlung erhält die Daten der erwarteten Leistung, die eine erwartete Datenübertragungsleistung der Knotenvermittlung angeben. Die Knotenvermittlung enthält außerdem die Daten der gemessenen Leistung, die eine gemessene Datenübertragungsleistung der Knotenvermittlung angeben, vergleicht die Daten der gemessenen Leistung mit den Daten der erwarteten Leistung, um zu bestimmen, ob die gemessene Datenübertragungsleistung der erwarteten Datenübertragungsleistung entspricht, bestimmt als eine Funktion dessen, ob die gemessene Datenübertragungsleistung der erwarteten Datenübertragungsleistung entspricht, ob eine Dateneinheit durch einen nicht minimalen Weg bis zu einem Ziel zu zwingen ist, und sendet in Reaktion auf eine Bestimmung, es zu erzwingen, dass die Dateneinheit durch einen nicht minimalen Weg zu senden ist, die Dateneinheit an einen Ausgangsanschluss der Knotenvermittlung, der dem nicht minimalen Weg zugeordnet ist. Es werden außerdem andere Ausführungsformen beschrieben.

9. 发明专利

DE102018004328A1 Technologien zur effektiven Bestimmung einer Überlastungsursache mit einem mehrstufigen Netzwerk-Switch 未知
公开(公告)号：DE102018004328A1
公开(公告)日：2019-01-03
申请号：DE102018004328
申请日：2018-05-30
申请人： INTEL CORP
发明人： CHENG ALBERT S , PARKER MICHAEL A
IPC分类号： H04L47/30
摘要： Technologien zum Bestimmen einer Überlastungsursache beinhalten einen Netzwerk-Switch. Der Netzwerk-Switch ist ausgelegt zum Betreiben von Arbiter-Einheiten in mindestens einer vorgeschalteten Stufe mit einer Paketübertragungsrate, die größer ist als eine Paketübertragungsrate einer Arbiter-Einheit in einer Ausgangsstufe; Bestimmen, ob ein Eingangspufferspeicher eines Remote-Netzwerk-Switches in kommunikativer Verbindung mit der Ausgangsstufe eine Dauerüberlastung über eine erste vorbestimmte Zeitspanne aufweist; Bestimmen, ob ein Ausgangspufferspeicher der Arbiter-Einheit in der Ausgangsstufe eine Dauerüberlastung über eine zweite vorbestimmte Zeitspanne aufweist; und Bestimmen, abhängig davon, ob der Eingangspufferspeicher des Remote-Netzwerk-Switches eine Dauerüberlastung aufweist und ob der Ausgangspufferspeicher der Arbiter-Einheit in der Ausgangsstufe eine Dauerüberlastung aufweist, ob der Netzwerk-Switch eine Überlastungsursache ist.

10. 发明专利

DE102018130446B4 Techniken zum Ethernet-Gateway-Überlastungsmanagement in Hochleistungs-Computerarchitekturen 未知
公开(公告)号：DE102018130446B4
公开(公告)日：2022-10-20
申请号：DE102018130446
申请日：2018-11-30
申请人： INTEL CORP
发明人： MUNTZ GARY , ZAK ROBERT , LOVETT THOMAS , PARKER MICHAEL A
IPC分类号： H04L47/12 , H04L1/16 , H04L12/46 , H04L12/66 , H04L47/11 , H04L47/24 , H04L47/26 , H04L47/31 , H04L47/33 , H04L47/6275 , H04L49/10 , H04L69/22
摘要： Hochleistungs-Computer-Switch (HPC-Switch) (104) für das Ethernet-Gateway-Überlastungsmanagement in HPC-Architekturen, wobei der HPC-Switch (104) Folgendes umfasst:eine Rechenmaschine (202; 302); undein Ethernet-Gateway (106), um:ein HPC-Paket von einer HPC-Struktur (102) über einen virtuellen Weg (VL) des Ethernet-Gateways (106) zu empfangen;zu bestimmen, ob das HPC-Paket einer expliziten Rückwärts-Überlastungsbenachrichtigung (BECN) entspricht;als Reaktion auf eine Bestimmung, dass das HPC-Paket einer BECN entspricht, einen oder mehrere Prioritätscodepunkte (PCPs) als eine Funktion des VL, auf dem das HPC-Paket empfangen wurde, zu identifizieren;einen prioritätsbasierten Ethernet-Flusssteuerrahmen (Ethernet-PFC-Rahmen) zu erzeugen, der den einen oder die mehreren identifizierten PCPs in einem Kopf des Ethernet-PFC-Rahmens enthält; undden Ethernet-PFC-Rahmen als eine Funktion des einen oder der mehreren identifizierten PCPs an eine Ethernet-Struktur (110) zu senden.

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