会员体验
专利管家（专利管理）
工作空间（专利管理）
风险监控（情报监控）
数据分析（专利分析）
侵权分析（诉讼无效）
联系我们
交流群
官方交流：
QQ群： 891211   
微信请扫码    >>>
现在联系顾问~
下载
著录项
PDF全文
热词
    • 3. 发明申请
      US20090302963A1 BI-POLAR MODULATOR 有权
    • BI-POLAR MODULATOR
    • 双极调制器
    • US20090302963A1
    • 2009-12-10
    • US12133726
    • 2008-06-05
    • Gary John Ballantyne , Arun Jayaraman , Bo Sun , Gurkanwal Singh Sahota
    • Gary John Ballantyne , Arun Jayaraman , Bo Sun , Gurkanwal Singh Sahota
    • H03C5/00
    • H04L27/362 , H03F3/2176
    • A bi-polar modulator that can perform quadrature modulation using amplitude modulators is described. In one design, the bi-polar modulator includes first and second amplitude modulators and a summer. The first amplitude modulator amplitude modulates a first carrier signal with a first input signal and provides a first amplitude modulated signal. The second amplitude modulator amplitude modulates a second carrier signal with a second input signal and provides a second amplitude modulated signal. The summer sums the first and second amplitude modulated signals and provides a quadrature modulated signal that is both amplitude and phase modulated. The first and second input signals may be obtained based on absolute values of first and second modulating signals, respectively. The first and second carrier signals have phases determined based on the sign of the first and second modulating signals, respectively. Each amplitude modulator may be implemented with a class-E amplifier.
    • 描述了可以使用幅度调制器执行正交调制的双极调制器。 在一种设计中，双极调制器包括第一和第二幅度调制器和夏季。 第一幅度调制器利用第一输入信号调制第一载波信号并提供第一幅度调制信号。 第二幅度调制器利用第二输入信号幅度调制第二载波信号，并提供第二幅度调制信号。 夏季对第一和第二幅度调制信号进行求和，并提供幅度和相位调制的正交调制信号。 可以分别基于第一和第二调制信号的绝对值来获得第一和第二输入信号。 第一和第二载波信号分别基于第一和第二调制信号的符号确定相位。 每个幅度调制器可以用E类放大器来实现。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
    • 4. 发明申请
      US20090268859A1 SYSTEM AND METHOD OF CONTROLLING POWER CONSUMPTION IN A DIGITAL PHASE LOCKED LOOP (DPLL) 有权
    • SYSTEM AND METHOD OF CONTROLLING POWER CONSUMPTION IN A DIGITAL PHASE LOCKED LOOP (DPLL)
    • 在数字相位锁定环路（DPLL）中控制功耗的系统和方法
    • US20090268859A1
    • 2009-10-29
    • US12111541
    • 2008-04-29
    • Bo Sun , Gary John Ballantyne , Gurkanwal Singh Sahota
    • Bo Sun , Gary John Ballantyne , Gurkanwal Singh Sahota
    • H03D3/24
    • H03L7/00 , H03L7/0802 , H03L2207/50
    • An apparatus comprising a programmable frequency device adapted to generate a reference clock selected from a set of distinct frequency clocks, wherein the programmable frequency device is further adapted to maintain the same temporal relationship of the triggering edges of the reference clock when switching between the distinct frequency clocks. The apparatus further comprises a phase locked loop (PLL), such as a digital PLL (DPLL), that uses the selected reference clock to establish a predetermined phase relationship between an input signal and an output signal. By maintaining substantially the same temporal relationship of the reference clock when switching between distinct frequency clocks, the continual and effective operation of the phase locked loop (PLL) is not significantly disturbed while changing the reference clock. This may be used to control the power consumption of the apparatus.
    • 一种包括可编程频率装置的装置，其适于产生从一组不同频率时钟中选择的参考时钟，其中所述可编程频率装置还适于在所述不同频率之间切换时维持所述参考时钟的触发边沿的相同的时间关系 时钟。 该装置还包括使用所选择的参考时钟来建立输入信号和输出信号之间的预定相位关系的锁相环（PLL），例如数字PLL（DPLL）。 通过在不同频率时钟之间切换时保持参考时钟的基本相同的时间关系，在改变参考时钟的同时，锁相环（PLL）的连续和有效操作不会受到明显干扰。 这可以用于控制设备的功耗。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
    • 5. 发明授权
      US08077822B2 System and method of controlling power consumption in a digital phase locked loop (DPLL) 有权
    • System and method of controlling power consumption in a digital phase locked loop (DPLL)
    • 在数字锁相环（DPLL）中控制功耗的系统和方法
    • US08077822B2
    • 2011-12-13
    • US12111541
    • 2008-04-29
    • Bo Sun , Gary John Ballantyne , Gurkanwal Singh Sahota
    • Bo Sun , Gary John Ballantyne , Gurkanwal Singh Sahota
    • H03D3/24
    • H03L7/00 , H03L7/0802 , H03L2207/50
    • An apparatus comprising a programmable frequency device adapted to generate a reference clock selected from a set of distinct frequency clocks, wherein the programmable frequency device is further adapted to maintain the same temporal relationship of the triggering edges of the reference clock when switching between the distinct frequency clocks. The apparatus further comprises a phase locked loop (PLL), such as a digital PLL (DPLL), that uses the selected reference clock to establish a predetermined phase relationship between an input signal and an output signal. By maintaining substantially the same temporal relationship of the reference clock when switching between distinct frequency clocks, the continual and effective operation of the phase locked loop (PLL) is not significantly disturbed while changing the reference clock. This may be used to control the power consumption of the apparatus.
    • 一种包括可编程频率装置的装置，其适于产生从一组不同频率时钟中选择的参考时钟，其中所述可编程频率装置还适于在所述不同频率之间切换时维持所述参考时钟的触发边沿的相同的时间关系 时钟。 该装置还包括使用所选择的参考时钟来建立输入信号和输出信号之间的预定相位关系的锁相环（PLL），例如数字PLL（DPLL）。 通过在不同频率时钟之间切换时保持参考时钟的基本相同的时间关系，在改变参考时钟的同时，锁相环（PLL）的连续和有效操作不会受到明显干扰。 这可以用于控制设备的功耗。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 6. 发明授权
      US07872543B2 Bi-polar modulator 有权
    • Bi-polar modulator
    • 双极调制器
    • US07872543B2
    • 2011-01-18
    • US12133726
    • 2008-06-05
    • Gary John Ballantyne , Arun Jayaraman , Bo Sun , Gurkanwal Singh Sahota
    • Gary John Ballantyne , Arun Jayaraman , Bo Sun , Gurkanwal Singh Sahota
    • H04L27/20
    • H04L27/362 , H03F3/2176
    • A bi-polar modulator that can perform quadrature modulation using amplitude modulators is described. In one design, the bi-polar modulator includes first and second amplitude modulators and a summer. The first amplitude modulator amplitude modulates a first carrier signal with a first input signal and provides a first amplitude modulated signal. The second amplitude modulator amplitude modulates a second carrier signal with a second input signal and provides a second amplitude modulated signal. The summer sums the first and second amplitude modulated signals and provides a quadrature modulated signal that is both amplitude and phase modulated. The first and second input signals may be obtained based on absolute values of first and second modulating signals, respectively. The first and second carrier signals have phases determined based on the sign of the first and second modulating signals, respectively. Each amplitude modulator may be implemented with a class-E amplifier.
    • 描述了可以使用幅度调制器执行正交调制的双极调制器。 在一种设计中，双极调制器包括第一和第二幅度调制器和夏季。 第一幅度调制器利用第一输入信号调制第一载波信号并提供第一幅度调制信号。 第二幅度调制器利用第二输入信号幅度调制第二载波信号，并提供第二幅度调制信号。 夏季对第一和第二幅度调制信号进行求和，并提供幅度和相位调制的正交调制信号。 可以分别基于第一和第二调制信号的绝对值来获得第一和第二输入信号。 第一和第二载波信号分别基于第一和第二调制信号的符号确定相位。 每个幅度调制器可以用E类放大器来实现。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 7. 发明授权
      US07755437B2 Phase locked loop system having locking and tracking modes of operation 有权
    • Phase locked loop system having locking and tracking modes of operation
    • 具有锁定和跟踪操作模式的锁相环系统
    • US07755437B2
    • 2010-07-13
    • US11211248
    • 2005-08-24
    • Gary John Ballantyne , Gurkanwal Singh Sahota
    • Gary John Ballantyne , Gurkanwal Singh Sahota
    • H03L7/085
    • H03L7/107 , H03L7/093
    • An embodiment pertains to a phase locked loop (PLL) circuit. The PLL includes a voltage controlled oscillator which outputs a signal at a desired frequency. A phase detector is coupled to an output from the voltage controlled oscillator. The phase detector compares the phase of a signal output from the voltage controlled oscillator (VCO) with the phase of a reference signal. A loop filter is coupled to the VCO and the phase detector. The loop filter has a locking mode of operation for locking the phase of the VCO signal to the phase of the reference signal. The loop filter can subsequently be placed in a tracking mode of operation which adjusts the phase of the VCO signal to track the phase of the reference signal.
    • 实施例涉及锁相环（PLL）电路。 PLL包括以期望频率输出信号的压控振荡器。 相位检测器耦合到压控振荡器的输出。 相位检测器将从压控振荡器（VCO）输出的信号的相位与参考信号的相位进行比较。 环路滤波器耦合到VCO和相位检测器。 环路滤波器具有用于将VCO信号的相位锁定到参考信号的相位的锁定操作模式。 随后可以将环路滤波器置于跟踪操作模式中，该操作模式调整VCO信号的相位以跟踪参考信号的相位。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 8. 发明授权
      US08045669B2 Digital phase-locked loop operating based on fractional input and output phases 有权
    • Digital phase-locked loop operating based on fractional input and output phases
    • 基于分数输入和输出阶段的数字锁相环操作
    • US08045669B2
    • 2011-10-25
    • US11947587
    • 2007-11-29
    • Gary John Ballantyne , Bo Sun
    • Gary John Ballantyne , Bo Sun
    • H03D3/04
    • H03L7/10 , H03L7/085 , H03L7/087 , H03L2207/50
    • In one aspect, a digital PLL (DPLL) operates based on fractional portions of input and output phases. The DPLL accumulates at least one input signal to obtain an input phase. The DPLL determines a fractional portion of an output phase based on a phase difference between an oscillator signal from an oscillator and a reference signal, e.g., using a time-to-digital converter (TDC). The DPLL determines a phase error based on the fractional portion of the input phase and the fractional portion of the output phase. The DPLL then generates a control signal for the oscillator based on the phase error. In another aspect, a DPLL includes a synthesized accumulator that determines a coarse output phase by keeping track of the number of oscillator signal cycles based on the reference signal.
    • 在一个方面，数字PLL（DPLL）基于输入和输出相位的小数部分进行操作。 DPLL累加至少一个输入信号以获得输入相位。 DPLL基于来自振荡器的振荡器信号与参考信号之间的相位差（例如使用时间 - 数字转换器（TDC））来确定输出相位的小数部分。 DPLL根据输入相位的小数部分和输出相位的小数部分确定相位误差。 DPLL然后基于相位误差产生振荡器的控制信号。 在另一方面，DPLL包括合成的累加器，其通过基于参考信号跟踪振荡器信号周期的数量来确定粗略的输出相位。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 10. 发明申请
      US20090141845A1 DIGITAL PHASE-LOCKED LOOP OPERATING BASED ON FRACTIONAL INPUT AND OUTPUT PHASES 有权
    • DIGITAL PHASE-LOCKED LOOP OPERATING BASED ON FRACTIONAL INPUT AND OUTPUT PHASES
    • 基于分数输入和输出相位的数字锁相环操作
    • US20090141845A1
    • 2009-06-04
    • US11947587
    • 2007-11-29
    • Gary John Ballantyne , Bo Sun
    • Gary John Ballantyne , Bo Sun
    • H03D3/24
    • H03L7/10 , H03L7/085 , H03L7/087 , H03L2207/50
    • In one aspect, a digital PLL (DPLL) operates based on fractional portions of input and output phases. The DPLL accumulates at least one input signal to obtain an input phase. The DPLL determines a fractional portion of an output phase based on a phase difference between an oscillator signal from an oscillator and a reference signal, e.g., using a time-to-digital converter (TDC). The DPLL determines a phase error based on the fractional portion of the input phase and the fractional portion of the output phase. The DPLL then generates a control signal for the oscillator based on the phase error. In another aspect, a DPLL includes a synthesized accumulator that determines a coarse output phase by keeping tracking of the number of oscillator signal cycles based on the reference signal.
    • 在一个方面，数字PLL（DPLL）基于输入和输出相位的小数部分进行操作。 DPLL累加至少一个输入信号以获得输入相位。 DPLL基于来自振荡器的振荡器信号与参考信号之间的相位差（例如使用时间 - 数字转换器（TDC））来确定输出相位的小数部分。 DPLL根据输入相位的小数部分和输出相位的小数部分确定相位误差。 DPLL然后基于相位误差产生振荡器的控制信号。 在另一方面，DPLL包括合成的累加器，其通过基于参考信号跟踪振荡器信号周期的数量来确定粗略的输出相位。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
每页展示10个专利
每页展示10个专利
每页展示20个专利
每页展示50个专利
每页展示100个专利

IPRDB

最新中国发明专利 最新美国发明专利 技术领域 专利库 专利分类库 国际专利分类库

热门服务

会员版试用 API 数据接口 找代理 知嘟嘟专利交易 排行榜 大学排行榜 专利百科

关于我们

平台介绍 战略合作 网站地图

友情链接

知嘟嘟专利交易 国家知识产权局 中国商标网

联系方式


©2019-2023 上海吉码数字技术有限公司 版权所有，并保留所有权利 沪ICP备20016256号-6 沪公网安备31011702005475号