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1. 发明授权

CN110753963B 自旋轨道矩磁阻随机存取存储器有权
公开(公告)号：CN110753963B
公开(公告)日：2023-05-23
申请号：CN201880040353.0
申请日：2018-05-30
申请人：闪迪技术有限公司
发明人： Y·崔 , B·约克 , N·史密斯
IPC分类号： G11C11/16 , G11C11/14 , G11C11/18 , G11C11/38 , H10B61/00 , H10N50/10 , H10N52/00
摘要：自旋轨道矩磁阻随机存取存储器(SOT MRAM)单元包括：磁隧道结，该磁隧道结包含具有两个双稳磁化方向的自由层、具有固定磁化方向的参考磁性层、以及位于自由层与参考层之间的隧道阻挡层；以及非磁性自旋霍尔效应层。自旋霍尔效应层可包括β相钨层和贵金属非磁性除尘层的交替叠堆。另选地或除此之外，铪层可位于非磁性自旋霍尔效应层与自由层之间。

2. 发明公开

CN111868828A 基于高密度负微分电阻的存储器审中-公开
公开(公告)号：CN111868828A
公开(公告)日：2020-10-30
申请号：CN201980019899.2
申请日：2019-05-20
申请人：英特尔公司
发明人： C·奥古斯丁 , C·C·郭 , B·舒-金 , M·M·黑勒亚
IPC分类号： G11C11/38 , G11C11/413
摘要：描述了一种装置，该装置包括：存储节点；耦合到存储节点的第一器件；耦合到第一基准与存储节点的第二器件，其中，第二器件具有负微分电阻(NDR)；耦合到第二基准与存储节点的第三器件，其中，第三器件具有NDR；以及用于读取数据的电路，所述电路耦合到存储节点以及第一、第二、和第三器件，其中，第一、第二、和第三器件、以及所述电路是在管芯的后端制程(BEOL)中放置的。

3. 发明公开

CN101194321A 具有微分负电阻硫属化合物装置的静态随机存取存储器单元及其形成方法无效
公开(公告)号：CN101194321A
公开(公告)日：2008-06-04
申请号：CN200680020753.2
申请日：2006-04-19
申请人：美光科技公司
发明人：刘军 , 特里·L·吉尔东
IPC分类号： G11C11/38
CPC分类号： G11C11/38 , G11C13/0011 , G11C13/0014 , G11C13/0016 , G11C2211/5614
摘要：一种稳定性得到改进的SBAM存储器装置，其包含两个串联连接的装置，所述装置的至少一者是表现出微分负电阻特性的硫属化合物装置。所述两个装置中的一者用作另一者的负载。提供开关以偏压中间输入节点且在两个逻辑状态之间切换所述存储器装置。

4. 发明公开

CN110753963A 包含包括β相钨的复合自旋霍尔效应层的自旋轨道矩磁阻随机存取存储器有权
公开(公告)号：CN110753963A
公开(公告)日：2020-02-04
申请号：CN201880040353.0
申请日：2018-05-30
申请人：闪迪技术有限公司
发明人： Y·崔 , B·约克 , N·史密斯
IPC分类号： G11C11/16 , G11C11/14 , G11C11/18 , G11C11/38 , H01L43/14 , H01L27/22
摘要：自旋轨道矩磁阻随机存取存储器(SOT MRAM)单元包括：磁隧道结，该磁隧道结包含具有两个双稳磁化方向的自由层、具有固定磁化方向的参考磁性层、以及位于自由层与参考层之间的隧道阻挡层；以及非磁性自旋霍尔效应层。自旋霍尔效应层可包括β相钨层和贵金属非磁性除尘层的交替叠堆。另选地或除此之外，铪层可位于非磁性自旋霍尔效应层与自由层之间。

5. 发明公开

CN1402256A 存储器件失效
公开(公告)号：CN1402256A
公开(公告)日：2003-03-12
申请号：CN02127659.5
申请日：2002-08-06
申请人：日本电气株式会社
发明人：植村哲也
IPC分类号： G11C11/38 , G11C5/00
CPC分类号： G11C11/36 , G11C2211/5614
摘要：一种存储单元由其栅极连接到字线和其漏极连接到位线的FET、其一端连接到所述FET的源极和另一端连接到第一电源的电容器、提供在字线和FET的源极之间的第一负微分电阻器件、提供在FET的源极和第二电源之间的第二负微分电阻器件形成。

6. 发明申请

WO99031667A1 STATIC MEMORY CELL WITH LOAD CIRCUIT USING A TUNNEL DIODE 审中-公开
标题翻译：具有使用隧道二极管的负载电路的静态存储单元
公开(公告)号：WO99031667A1
公开(公告)日：1999-06-24
申请号：PCT/US1998/026573
申请日：1998-12-15
IPC分类号： G11C11/38 , G11C11/412 , H01L21/8244 , H01L27/11 , G11C11/00 , G11C11/36 , H01L29/76
CPC分类号： G11C11/412
摘要： A static RAM memory cell (30) uses cross-coupled enhancement mode, N-channel MOS drive transistors (36) to form a bistable flip-flop. A load circuit (34) couples between I/O ports (40) of the drive transistors (36) and Vcc. For each drive transistor (36), the load circuit includes a depletion mode, N-channel MOS load transistor (54) and a forward biased tunnel diode (32). The drain and gate of the load transistor (54) couple across the anode and cathode of the tunnel diode (32) so that the forward voltage (Vf) of the tunnel diode (32) controls the Vgs transfer curve (56) of the load transistor.
摘要翻译：静态RAM存储单元（30）使用交叉耦合增强模式，N沟道MOS驱动晶体管（36）形成双稳态触发器。负载电路（34）耦合在驱动晶体管（36）和Vcc的I / O端口（40）之间。对于每个驱动晶体管（36），负载电路包括耗尽模式N沟道MOS负载晶体管（54）和正向偏置隧道二极管（32）。负载晶体管（54）的漏极和栅极跨越隧道二极管（32）的阳极和阴极耦合，使得隧道二极管（32）的正向电压（Vf）控制负载的Vgs转移曲线（56）晶体管。

7. 发明申请

WO2006113815A1 STATIC RAM MEMORY CELL WITH DNR CHALCOGENIDE DEVICES AND METHOD OF FORMING 审中-公开
标题翻译：具有DNR氯化氢装置的静态RAM存储器单元及其形成方法
公开(公告)号：WO2006113815A1
公开(公告)日：2006-10-26
申请号：PCT/US2006/014762
申请日：2006-04-19
申请人： MICRON TECHNOLOGY, INC. , LIU, Jun , GILTON, Terry, L.
发明人： LIU, Jun , GILTON, Terry, L.
IPC分类号： G11C11/38
CPC分类号： G11C11/38 , G11C13/0011 , G11C13/0014 , G11C13/0016 , G11C2211/5614
摘要： [0042] An SBAM memory device having improved stability including two series connected devices, at least one of the devices being a chalcogenide device exhibiting differential negative resistance characteristics. One of the two devices serves as the load of the other. A switch is provided to bias a middle input node and switch the memory device between two logic states.
摘要翻译：具有改进的稳定性的SBAM存储器件包括两个串联连接的器件，所述器件中的至少一个是呈现差分负电阻特性的硫族化物器件。两个设备中的一个用作另一个设备的负载。提供开关以偏置中间输入节点并且在两个逻辑状态之间切换存储器件。

8. 发明申请

WO01067458A1 ELECTRONIC SEMICONDUCTOR CIRCUIT WHICH INCLUDES A TUNNEL DIODE 审中-公开
标题翻译：电子半导体电路，其中包括隧道二极管
公开(公告)号：WO01067458A1
公开(公告)日：2001-09-13
申请号：PCT/US2001/006753
申请日：2001-03-02
IPC分类号： G11C11/38 , G11C11/412 , H01L21/8244 , H01L27/11 , G11C11/00 , G11C7/00 , G11C11/34
CPC分类号： H01L27/11 , G11C11/38 , G11C11/412 , H01L27/1104
摘要： A static RAM memory cell (30) uses cross-coupled enhancement mode, N-channel MOD drive transistors (36) to form a bistable flip-flop. A load circuit (34) couples between I/O ports (40) of the drive transistors (36) and Vcc. For each drive transistor (36), the load circuit includes a depletion mode, N-channel MOS load transistor (54) and a forward biased tunnel diode (32). The drain and gate of the load transistor (54) couple across the anode and cathode of the tunnel diode (32) so that the forward voltage (Vf) of the tunnel diode (32) controls the Vgs transfer curve (56) of the load transistor. The tunnel diode (32) may be formed at a junction between a mono-crystalline silicon layer (88) at a region (98, 100) which also serves as a source or drain of a transistor (36, 54) and a poly-crystalline silicon layer (106). The poly-crystalline silicon layer (106) also serves as a non-metallic, conductive interconnection (55) to save space.
摘要翻译：静态RAM存储单元（30）使用交叉耦合增强模式，N沟道MOD驱动晶体管（36）形成双稳态触发器。负载电路（34）耦合在驱动晶体管（36）和Vcc的I / O端口（40）之间。对于每个驱动晶体管（36），负载电路包括耗尽模式N沟道MOS负载晶体管（54）和正向偏置隧道二极管（32）。负载晶体管（54）的漏极和栅极耦合在隧道二极管（32）的阳极和阴极之间，使得隧道二极管（32）的正向电压（Vf）控制负载的Vgs转移曲线（56）晶体管。隧道二极管（32）可以形成在也用作晶体管（36,54）的源极或漏极的区域（98,100）处的单晶硅层（88）之间的结处，晶体硅层（106）。多晶硅层（106）还用作非金属导电互连（55）以节省空间。

9. 发明专利

JP4162280B2 Memory device and a memory array circuit 失效
公开(公告)号：JP4162280B2
公开(公告)日：2008-10-08
申请号：JP31330997
申请日：1997-11-14
申请人：株式会社日立製作所
发明人：アーメドハルーン , 和郎中里 , 清男伊藤 , 俊彦佐藤 , 壽一嶋田 , 博水田
IPC分类号： G11C11/38 , H01L21/8247 , G11C14/00 , H01L27/10 , H01L27/115 , H01L29/66 , H01L29/788 , H01L29/792
摘要： PROBLEM TO BE SOLVED: To provide a memory device having a tunnel barrier structure with a reduced write, read and erase time. SOLUTION: The device has memory nodes 1 for writing charges passed through a multiple tunnel barrier structure 2. The stored charge gives influence on the conductivity of a source-drain path 4. The conductivity of this path 4 is monitored to read data. The charge barrier structure is a multiple tunnel barrier structure 2 which is composed of alternately laminated polysilicon layers 16 3nm thick and Si3 N4 layers 15 1nm thick 4, covering a polycrystal layer of Si which forms the memory nodes 1, or may be a barrier structure which includes a Schottky barrier structure and conductive nano-scale conductive islands dispersed in an electric insulation matrix, acting as memory nodes.

10. 发明专利

JP2001326336A SEMICONDUCTOR DEVICE 失效
公开(公告)号：JP2001326336A
公开(公告)日：2001-11-22
申请号：JP2001062178
申请日：2001-03-06
申请人： TOSHIBA CORP
发明人： KOGA JUNJI , UCHIDA KEN , OBA RYUJI , CHOKAI AKIRA
IPC分类号： H01L27/10 , G11C11/38
摘要： PROBLEM TO BE SOLVED: To provide an element structure suitable for a high integration by realizing compatibility of a high speed operation and a low power consumption difficult in a conventional memory cell using a negative differentiating resistor and a load. SOLUTION: In a gate oxide film formed on a surface of a silicon substrate, a film on a source region is thinned. A first p type polycrystal silicon film, a tunnel oxide film and a second p type polycrystalline silicon film are sequentially laminated on a gate region. A source and the first silicon film constitute a high concentration impurity pn junction via a thin silicon oxide film to become an Esaki diode exhibiting the negative differentiating resistor. Meanwhile, a part between the first silicon film and the second silicon film becomes a nonlinear tunnel resistor to perform a role of load. The negative differentiating resistor and the load are connected in series between a low-voltage power source (ground) and a high-voltage power source Vdd to constitute a transistor containing a bistable circuit. Since potential information of the first silicon film of a memory node is read by a transistor amplification, it is rapid. Meanwhile, a current flowing between the power sources is suppressed to a low value, and a low power consumption at a waiting time is performed. An SRAM cell can be constituted of two elements with an excellent integration.

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