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1. 发明专利

DE102021102344A1 CHARGE-TRAPPING-SPEICHERVORRICHTUNGEN 未知
公开(公告)号：DE102021102344A1
公开(公告)日：2021-08-05
申请号：DE102021102344
申请日：2021-02-02
申请人： GLOBALFOUNDRIES US INC
发明人： KHAN FARAZ , MOY DAN , ROBSON NORMAN W , KATZ ROBERT , ANAND DARREN L , KIRIHATA TOSHIAKI
IPC分类号： H01L27/11573 , G11C11/35
摘要： Die vorliegende Offenbarung betrifft im Allgemeinen Halbleiterstrukturen und insbesondere Charge-Trapping-Speichervorrichtungen und Herstellungsverfahren und einen Betrieb. Der Halbleiterspeicher umfasst: einen Charge-Trapping-Transistor (150) umfassend eine Gate-Struktur (125), einen Source-Bereich (120a) und einen Drain-Bereich (120b); und eine Selbsterwärmungsschaltung, die selektiv eine alternierende Vorspannungsrichtung zwischen dem Source-Bereich (120a) und dem Drain-Bereich (120b) des Charge-Trapping-Transistors (150) anlegt, um eine Löschoperation (145) oder eine Programmieroperation (145a) des Charge-Trapping-Transistors (150) bereitzustellen.

2. 发明专利

SG11201909899SA ARRAYS OF ELEVATIONALLY-EXTENDING STRINGS OF MEMORY CELLS AND METHODS OF FORMING MEMORY ARRAYS 未知
公开(公告)号：SG11201909899SA
公开(公告)日：2019-11-28
申请号：SG11201909899S
申请日：2018-04-02
申请人： MICRON TECHNOLOGY INC
发明人： SANDHU GURTEJ , HILL RICHARD , SMYTHE JOHN
IPC分类号： H01L27/11556 , H01L27/11524 , H01L27/11529 , H01L27/1157 , H01L27/11573 , H01L27/11582
摘要： FIG. 1 49 49 5 O O 00 O O (12) INTERNATIONAL APPLICATION PUBLISHED UNDER THE PATENT COOPERATION TREATY (PCT) (19) World Intellectual Property Organization International Bureau (43) International Publication Date 01 November 2018 (01.11.2018) WIPO I PCT omitia °nolo Hillis n ono oimIE (10) International Publication Number WO 2018/200133 Al (51) International Patent Classification: HOlL 27/11556 (2017.01) HOlL 27/11582 (2017.01) HOlL 27/11524 (2017.01) HOlL 27/1157 (2017.01) HOlL 27/11529 (2017.01) HOlL 27/11573 (2017.01) (21) International Application Number: PCT/US2018/025716 (22) International Filing Date: 02 April 2018 (02.04.2018) (25) Filing Language: English (26) Publication Language: English (30) Priority Data: 15/581,762 28 April 2017 (28.04.2017) US (71) Applicant: MICRON TECHNOLOGY, INC. [US/US]; 8000 South Federal Way, Boise, ID 83716 (US). (72) Inventors: SANDHU, Gurtej, S.; 2964 East Parkriver Drive, Boise, ID 83706 (US). HILL, Richard, J.; 636 N. Morningside Way, Boise, ID 83712 (US). SMYTHE, John, A.; 4546 S. Riva Ridge Way, Boise, ID 83709 (US). (74) Agent: MATKIN, Mark, S. et al.; Wells St. John P.S., 601 W. Main Avenue, Suite 600, Spokane, WA 99201 (US). (81) Designated States (unless otherwise indicated, for every kind of national protection available): AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW. (54) Title: ARRAYS OF ELEVATIONALLY-EXTENDING STRINGS OF MEMORY CELLS AND METHODS OF FORMING MEMORY ARRAYS (57) : An array of elevationally-extending strings of memory cells comprises a vertical stack of alternating insulative levels and wordline levels. The wordline levels have terminal ends corresponding to control-gate regions. Charge-storage material of individ- ual memory cells extend elevationally along individual of the control-gate regions of the wordline levels and do not extend elevation- ally along the insulative levels. A charge-blocking region of the individual memory cells extends elevationally along the individual control-gate regions of the wordline levels laterally through which charge migration between the individual control-gate regions and the charge-storage material is blocked. Channel material extends elevationally along the stack and is laterally spaced from the charge- storage material by insulative charge-passage material. All of the charge- storage material of individual of the elevationally-extending strings of memory cells is laterally outward of all of the insulative charge-passage material of the individual elevationally-extending strings of memory cells. Other embodiments, including method embodiments, are disclosed. [Continued on next page] WO 2018/200133 Al MIDEDIMOMOIDEIRDERIHIMINIMIIIIMOVOIMIE (84) Designated States (unless otherwise indicated, for every kind of regional protection available): ARIPO (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW), Eurasian (AM, AZ, BY, KG, KZ, RU, TJ, TM), European (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR), OAPI (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG). Published: — with international search report (Art. 21(3))

3. 发明专利

DE102020131217A1 Vertikaler String-Treiber mit erweiterter Gate-Übergang-Struktur 未知
公开(公告)号：DE102020131217A1
公开(公告)日：2021-09-30
申请号：DE102020131217
申请日：2020-11-25
申请人： INTEL CORP
发明人： JI DONG , HUANG GUANGYU , THIMMEGOWDA DEEPAK
IPC分类号： H01L27/11573 , H01L27/11529 , H01L27/11556 , H01L27/11582 , H01L29/06 , H01L29/78
摘要： Eine Treiberschaltung für eine dreidimensionale (3D-)Memory-Vorrichtung weist eine Superjunction-Struktur als Feldverwaltungsstruktur auf. Die Superjunction-Struktur könnte als eine erweiterte Übergang-Struktur bezeichnet werden, die das elektrische Feld des Übergangs zwischen dem vertikalen Kanal und dem Gate-Leiter für einen String-Treiber verteilt. Der vertikale Kanal umfasst einen Kanalleiter zur vertikalen Verbindung zwischen einem Source-Leiter und einem Drain-Leiter. Die erweiterte Übergang-Struktur erstreckt sich parallel zum vertikalen Kanalleiter und erstreckt sich vertikal zum Drain-Leiter hin, wobei ihre Höhe größer als die Höhe des Gate-Leiters ist.

4. 发明专利

DE112018003712T5 VERFAHREN ZUM AUSBILDEN EINES HOCHSPANNUNGSTRANSISTORS MIT DÜNNEM GATE-POLY 未知
公开(公告)号：DE112018003712T5
公开(公告)日：2020-04-09
申请号：DE112018003712
申请日：2018-07-12
申请人： CYPRESS SEMICONDUCTOR CORP
发明人： CHEN CHUN , PAK JAMES , KIM UNSOON , KANG INKUK , KANG SUNG-TAEG , CHANG KUO TUNG
IPC分类号： H01L27/11573 , H01L21/265 , H01L21/28 , H01L21/285 , H01L27/11521 , H01L27/11546 , H01L27/11568 , H01L29/45 , H01L29/49 , H01L29/66 , H01L29/78
摘要： Es werden eine Halbleitervorrichtung und ein Verfahren zum Fertigen derselben offenbart. Das Verfahren beinhaltet das Abscheiden einer Polysilicium-Gate-Schicht über ein Gate-Dielektrikum, das über einer Oberfläche eines Substrats in einer peripheren Region ausgebildet wird, das Ausbilden einer Dielektrikumschicht über der Polysilicium-Gate-Schicht und das Abscheiden einer Höhensteigerungsfolie (HE-Folie) über die Dielektrikumschicht. Die HE-Folie, die Dielektrikumschicht, die Polysilicium-Gate-Schicht und das Gate-Dielektrikum werden dann für ein Hochspannungs-Feldeffekttransistor-Gate (HVFET-Gate), das in der peripheren Region ausgebildet werden soll, strukturiert. Es wird eine Hochenergieimplantation durchgeführt, um mindestens eine leicht dotierte Region in einer Source- oder Drain-Region in dem Substrat angrenzend an das HVFET-Gate auszubilden. Die HE-Folie wird dann entfernt und ein Niederspannungs-Logik-FET (LV-Logik-FET) wird auf dem Substrat in der peripheren Region ausgebildet. In einer Ausführungsform ist der LV-Logik-FET ein High-k-Metall-Gate-Logik-FET (HKMG-Logik-FET).

5. 发明专利

DE10110150A1 未知
公开(公告)号：DE10110150A1
公开(公告)日：2002-09-19
申请号：DE10110150
申请日：2001-03-02
申请人： INFINEON TECHNOLOGIES AG
发明人： WILLER JOSEF , KAKOSCHKE RONALD
IPC分类号： H01L27/10 , H01L21/8246 , H01L21/8247 , H01L27/105 , H01L27/115 , H01L27/11568 , H01L27/11573 , H01L29/788 , H01L29/792 , H01L21/8239
摘要： A method for producing bit lines for a memory cell array comprises as a first step the step of providing a layer structure which comprises a substrate having transistor wells implanted in a surface thereof, a sequence of storage medium layers provided on the surface of said substrate, and a gate region layer provided on said sequence of storage medium layers. Bit line recesses, which extend down to the sequence of storage medium layers, are produced in said gate region layer. Subsequently, insulating spacer layers are produced on lateral surfaces of said bit line recesses, whereupon a source/drain implantation is executed in the area of said bit line recesses, after a complete or partial removal of the sequence of storage medium layers. Following this, the substrate is exposed completely in the area of the bit line recesses, if this has not yet been done prior to the implantation. Subsequently, metallizations for producing metallic bit lines are produced on the exposed substrate, said metallizations being insulated from the gate region layer by the insulating spacer layers.

6. 发明公开

CN115483285A 晶体管、半导体存储装置及晶体管的制造方法审中-实审
公开(公告)号：CN115483285A
公开(公告)日：2022-12-16
申请号：CN202210008745.7
申请日：2022-01-06
申请人：铠侠股份有限公司
发明人：冈田信彬 , 内海哲章
IPC分类号： H01L29/78 , H01L29/423 , H01L21/336 , H01L27/11573 , H01L27/108 , G11C16/04 , G11C16/24 , G11C8/14
摘要：实施方式涉及一种晶体管、半导体存储装置及晶体管的制造方法。实施方式的晶体管具备：半导体层；凸状的元件区域，设置在半导体层，在沿着半导体层的面的第1方向上具有指定宽度，且在沿着半导体层的面并且与第1方向交叉的第2方向上延伸；栅极电极，配置在元件区域的上方；及衬层，覆盖栅极电极；在元件区域的第1方向的两侧，沿第2方向延伸有元件分离部，且衬层从栅极电极连续地延伸到元件分离部，在元件分离部潜伏在元件分离部的下方。

7. 发明公开

CN115483215A 半导体存储装置审中-实审
公开(公告)号：CN115483215A
公开(公告)日：2022-12-16
申请号：CN202210066035.X
申请日：2022-01-20
申请人：铠侠股份有限公司
发明人：中塚圭祐
IPC分类号： H01L27/11524 , H01L27/11529 , G11C5/02 , H01L23/522 , H01L23/528 , H01L27/1157 , H01L27/11573
摘要：本发明的一实施方式提供一种能够抑制芯片面积的增加的半导体存储装置。根据实施方式，半导体存储装置包含第1存储器单元阵列(11_1)、与第2存储器单元阵列(11_2)。第1存储器单元阵列包含：第1半导体(123)，连接第1存储器单元(MC)及第1选择晶体管(ST1)；第1字线(WL)；第1选择栅极线(SGD)；及第1位线(BL)，连接于第1半导体。第2存储器单元阵列包含：第2半导体(123)，在第1方向延伸，连接第2存储器单元(MC)及第2选择晶体管(ST1)；第2字线(WL)；第2选择栅极线(SGD)；及第2位线(BL)，连接于第2半导体。第1字线与第2字线电连接。第1选择栅极线与第2选择栅极线未电连接。

8. 发明公开

CN115472620A 半导体装置和包括该半导体装置的数据存储系统审中-实审
公开(公告)号：CN115472620A
公开(公告)日：2022-12-13
申请号：CN202210647807.9
申请日：2022-06-09
申请人：三星电子株式会社
发明人：孙龙勋 , 金俊亨 , 任峻成
IPC分类号： H01L27/1157 , H01L27/11573 , H01L27/11575 , H01L27/11582 , H01L23/48
摘要：提供了一种半导体装置和包括该半导体装置的数据存储系统。所述半导体装置包括：衬底，其具有第一区域和第二区域；栅电极，其在与衬底的上表面垂直的第一方向上堆叠并且彼此间隔开，并且在第二区域上在第二方向上延伸不同的长度，以具有其上表面被暴露的焊盘区域；沟道结构，其在第一区域上穿透栅电极，在第一方向上延伸，并且分别包括沟道层；接触插塞，其穿透栅电极的焊盘区域，并且在第一方向上延伸；以及接触绝缘层，其围绕接触插塞。栅电极的侧表面在焊盘区域中比栅电极中的位于焊盘区域下方的栅电极更朝向接触插塞突出。

9. 发明公开

CN115377112A 存储器及其制造方法、存储器系统审中-实审
公开(公告)号：CN115377112A
公开(公告)日：2022-11-22
申请号：CN202210955237.X
申请日：2022-08-10
申请人：长江存储科技有限责任公司
发明人：李钟硕 , 郭晓江 , 李勇娜
IPC分类号： H01L27/11565 , H01L27/1157 , H01L27/11573 , H01L27/11575 , H01L27/11578
摘要：本公开实施例提供一种存储器及其制造方法、存储器系统，所述存储器包括：堆叠设置的外围电路和存储阵列；第一配线层，位于所述外围电路靠近所述存储阵列的一侧，包括多条第一总线；第二配线层，位于所述存储阵列远离所述外围电路的一侧，包括多条第二总线；至少一个衬垫，位于所述存储阵列远离所述外围电路的一侧，与所述多条第二总线电连接；多个导电插塞，贯穿所述存储阵列，用于将所述第一总线和所述第二总线电连接。

10. 发明公开

CN115377068A 一种半导体器件及其制造方法、测试方法审中-实审
公开(公告)号：CN115377068A
公开(公告)日：2022-11-22
申请号：CN202211153764.5
申请日：2022-09-21
申请人：长江存储科技有限责任公司
发明人：刘沙沙 , 李寒骁 , 毛晓明 , 高晶 , 霍宗亮
IPC分类号： H01L23/544 , H01L21/66 , H01L27/11529 , H01L27/11556 , H01L27/11573 , H01L27/11582 , G01B21/00 , G01B21/14
摘要：本公开实施例提供一种半导体器件及其制造方法、测试方法。所述半导体器件包括：位于半导体层上的器件区和位于所述器件区外围的切割道区；其中，所述切割道区内设有半导体测试结构；所述半导体测试结构包括位于所述半导体层上的堆叠结构和贯穿所述堆叠结构的测试孔结构；所述半导体测试结构包括多个测试区，每个所述测试区内的所述测试孔结构的孔径不同。

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