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1. 发明授权

KR102481476B1 반도체 소자 有权
公开(公告)号：KR102481476B1
公开(公告)日：2022-12-26
申请号：KR1020170153964
申请日：2017-11-17
IPC分类号： H01L29/78 , H01L21/3205 , H01L21/28 , H01L29/423
摘要： 본발명의기술적사상에따른반도체소자는, 제1 내지제4 영역을포함하는기판, 제1 영역상에, 제1 게이트유전층, 제1 두께의제1 물질층, 및제1 게이트전극층을포함하는제1 게이트구조체, 제2 영역상에, 제2 게이트유전층, 제2 두께의제2 물질층, 및제2 게이트전극층을포함하는제2 게이트구조체, 제3 영역상에, 제3 게이트유전층, 제3 두께의제3 물질층, 및제3 게이트전극층을포함하는제3 게이트구조체, 및제4 영역상에, 제4 게이트유전층및 제4 게이트전극층을포함하는제4 게이트구조체를포함하되, 제1 내지제3 두께는서로다르고, 제1 물질층은상부금속층, 하부금속층, 및상부및 하부금속층사이에개재된폴리실리콘층을포함한다.

2. 发明授权

KR102480219B1 반도체 장치 및 반도체 장치의 제조 방법 有权
公开(公告)号：KR102480219B1
公开(公告)日：2022-12-26
申请号：KR1020150131151
申请日：2015-09-16
IPC分类号： H01L29/78 , H01L29/66
摘要： 본발명의실시예에따른반도체장치는, 제1 방향으로연장되는활성영역이정의된기판, 및활성영역과교차하여제2 방향으로연장되며, 하부에배치되는제1 게이트전극및 제1 게이트전극의상부에배치되는제2 게이트전극을포함하는게이트전극을포함한다. 제1 게이트전극은제1 방향에서제1 길이를갖고, 제2 게이트전극은제1 방향에서제1 길이보다작은제2 길이를갖는다.

3. 发明授权

KR102479892B1 반도체 장치 有权
公开(公告)号：KR102479892B1
公开(公告)日：2022-12-20
申请号：KR1020150152968
申请日：2015-11-02
IPC分类号： H01L29/78 , H01L29/417 , H01L27/11
摘要： 핀과같은형상의전계효과트랜지스터(FINFET)의채널면적을증가시킴으로써, 성능을개선할수 있는반도체장치를제공하는것이다. 상기반도체장치는기판상에, 서로마주보는제1 측벽및 제2 측벽을포함하는제1 핀형패턴; 및상기기판상에, 상기제1 핀형패턴의제1 측벽의일부및 상기제1 핀형패턴의제2 측벽의일부를감싸는필드절연막을포함하고, 상기제1 핀형패턴은상기필드절연막에의해감싸이는하부와, 상기필드절연막의상면보다위로돌출된상부와, 상기제1 핀형패턴의상부및 상기제1 핀형패턴의하부사이의경계선을포함하고, 상기제1 핀형패턴의상부및 상기제1 핀형패턴의하부는동일한물질을포함하고, 상기제1 핀형패턴의제1 측벽은상기기판의상면으로부터순차적으로위치하는제1 내지제3 지점을포함하고, 상기제2 지점에서상기제1 핀형패턴의폭은상기제1 지점에서상기제1 핀형패턴의폭 및상기제3 지점에서상기제1 핀형패턴의폭보다크고, 상기제2 지점에서상기제1 핀형패턴의폭은상기경계선의폭보다작다.

4. 发明授权

KR102475832B1 서브핀 층을 갖는 트랜지스터 有权
公开(公告)号：KR102475832B1
公开(公告)日：2022-12-09
申请号：KR1020177032834
申请日：2015-06-16
IPC分类号： H01L29/78 , H01L29/66 , H01L29/10
摘要： 서브핀층은기판상의절연층에서의트렌치에서퇴적된다. 핀은서브핀층 상에서퇴적된다. 핀은상부부분및 대향측벽들을가진다. 핀은제1 반도체재료를포함한다. 서브핀층은 III-V 반도체재료를포함한다.

5. 发明授权

KR102472135B1 집적회로 소자 및 그 제조 방법 有权
公开(公告)号：KR102472135B1
公开(公告)日：2022-11-29
申请号：KR1020160129086
申请日：2016-10-06
IPC分类号： H01L27/06 , H01L27/02 , H01L29/78 , H01L29/66
摘要： 집적회로소자가개시된다. 집적회로소자는, 제1 방향을따라연장되는핀형활성영역을포함하는기판, 상기핀형활성영역과교차하며상기제1 방향과수직하고상기기판상면에평행한제2 방향을따라연장되는게이트라인, 상기게이트라인양 측의상기핀형활성영역상에형성되는소스/드레인영역에전기적으로연결되는파워라인, 상기핀형활성영역과교차하며상기게이트라인과이격되어상기제2 방향을따라연장되는한 쌍의더미게이트라인, 및상기한 쌍의더미게이트라인과전기적으로연결되는소자분리구조물로서, 상기한 쌍의더미게이트라인사이의상기핀형활성영역상에형성되고상기파워라인과전기적으로연결되는하부더미콘택플러그와, 상기하부더미콘택플러그와상기한 쌍의더미게이트라인상에서상기하부더미콘택플러그및 상기한 쌍의더미게이트라인을전기적으로연결시키는상부더미콘택플러그를포함하는상기소자분리구조물을포함한다.

6. 发明授权

KR102470490B1 핀형 전계효과 트랜지스터용 게이트 에어 스페이서 有权
公开(公告)号：KR102470490B1
公开(公告)日：2022-11-23
申请号：KR1020210013423
申请日：2021-01-29
IPC分类号： H01L29/49 , H01L29/66 , H01L29/417 , H01L29/78
摘要： 감소된기생커패시턴스및 그에따라개선된성능을나타내는핀형전계효과트랜지스터(FinFET)가개시된다. FinFET는게이트구조체에통합된게이트에어스페이서를포함한다. 예시적인트랜지스터는핀 및제1 에피택셜소스/드레인특징부와제2 에피택셜소스/드레인특징부사이에서핀 위에배치된게이트구조체를포함한다. 게이트구조체는게이트전극, 게이트유전체및 게이트유전체와게이트전극의측벽사이에배치된게이트에어스페이서를포함한다.

7. 发明授权

KR102469902B1 게이트 공정 윈도우를 확대하기 위한 더미 핀 프로파일 제어 有权
公开(公告)号：KR102469902B1
公开(公告)日：2022-11-22
申请号：KR1020200173267
申请日：2020-12-11
IPC分类号： H01L21/8234 , H01L29/66 , H01L29/78
摘要： 방법은반도체기판내로연장되는격리영역을형성하는단계― 격리영역사이에반도체스트립이위치함― ; 격리영역사이에유전체더미스트립을형성하는단계; 격리영역을리세스하는단계를포함한다. 반도체스트립의일부부분이리세스된격리영역의상부표면보다더 높게돌출되어돌출반도체핀을형성하고, 유전체더미스트립의일부가리세스된격리영역의상부표면보다더 높게돌출되어유전체더미핀을형성한다. 상기방법은유전체더미핀의상부폭이유전체더미핀의하부폭보다작도록유전체더미핀을에칭하는단계를더 포함한다. 돌출반도체핀 및유전체더미핀의상부표면및 측벽상에게이트스택이형성된다.

8. 发明授权

KR102468978B1 임계값 조절 가능한 수직형 트랜지스터들을 사용한 콘텐츠 어드레스가능 메모리 및 그 형성 방법들 有权
公开(公告)号：KR102468978B1
公开(公告)日：2022-11-18
申请号：KR1020227016722
申请日：2019-02-07
IPC分类号： G11C15/04 , G11C11/22 , H10B51/10 , H10B51/20 , H01L29/51 , H01L29/78
摘要： 제1 축을따른병렬의복수의정합라인들, 제1 축을따른병렬의복수의접지라인들, 제1 축에실질적으로수직하게병렬로배치된복수의검색라인들, 및정합라인들중 대응하는하나의정합라인과접지라인들중 대응하는하나의접지라인사이에배치되고, 검색라인들중 대응하는하나의검색라인에각각결합된각각의콘텐츠어드레스가능메모리요소 - 콘텐츠어드레스가능메모리요소는강유전성재료를포함하는게이트산화물을포함하는수직형트랜지스터를포함함 - 를포함하는콘텐츠어드레스가능메모리셀 어레이가제공된다.

9. 发明授权

KR102466356B1 반도체 소자 및 그 제조방법 有权
公开(公告)号：KR102466356B1
公开(公告)日：2022-11-15
申请号：KR1020170110353
申请日：2017-08-30
IPC分类号： H01L29/78 , H01L29/66
摘要： 반도체소자는, 기판상기기판으로부터이격되고제 1 방향으로연장되는활성패턴및 상기활성패턴상에서상기제 1 방향과교차하는제 2 방향으로연장되는게이트구조체를포함한다. 상기활성패턴의하부는상기제 1 방향을따라연장되고상기기판의상면과수직이아닌경사를갖는제 1 하면을포함한다.

10. 发明授权

KR102465537B1 반도체 장치 有权
公开(公告)号：KR102465537B1
公开(公告)日：2022-11-11
申请号：KR1020170135333
申请日：2017-10-18
IPC分类号： H01L29/78 , H01L29/417 , H01L21/768
摘要： 본발명의일 실시예는, 기판의제1 영역에배치되며, 소스/드레인영역들과, 각각상기소스/드레인영역들을연결하며상기기판의상면과수직방향으로서로이격되도록배열된복수의채널층들과, 상기복수의채널층들을각각둘러싸는게이트전극과, 상기게이트전극과상기복수의채널층들사이에배치된게이트절연체를갖는트랜지스터; 및, 상기기판의제2 영역에배치되며, 교대로적층된복수의제1 반도체패턴들과복수의제2 반도체패턴들을갖는핀형구조체와, 상기핀형구조체에인접하게배치된에피택셜영역과, 상기핀형구조체와교차하도록배치된비활성전극과, 상기비활성전극과상기핀형구조체사이에배치된블러킹층을갖는비활성요소(non-active component);를포함하는반도체장치를제공한다.

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