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    • 96. 发明授权
      US5960463A Cache controller with table walk logic tightly coupled to second level access logic 失效
    • Cache controller with table walk logic tightly coupled to second level access logic
    • 缓存控制器与桌面逻辑紧密耦合到二级访问逻辑
    • US5960463A
    • 1999-09-28
    • US649847
    • 1996-05-16
    • Puneet Sharma , John Gregory Favor
    • Puneet Sharma , John Gregory Favor
    • G06F12/08 , G06F12/10
    • G06F12/1054 , G06F12/0897
    • Table walk logic and a second level access logic are tightly coupled to each other in a second level control unit that can operate in one of two modes, a translate mode that uses the table walk logic and an access mode that uses the second level access logic. In the translate mode, the second level control unit uses the table walk logic for automatic translation of a virtual address to a corresponding physical address. In the access mode, the second level control unit allows a word to be loaded from or stored into a given physical address. The second level control unit prioritizes operations in the two modes e.g. performs an operation in the access mode prior to performance of an operation in the translate mode. The table walk logic and the second level access logic can be integrated together into a single state machine, so that operations in the two modes are mutually exclusive and indivisible with respect to each other. Tight coupling of the two logics fundamentally enhances address translation circuitry, e.g. saves space and increases speed, as compared to prior art devices. Such tight coupling also eliminates an access into the first level cache for address translation, eliminates pollution of the first level cache by table entries and also reduces contention for the first level cache.
    • 表行走逻辑和第二级访问逻辑在可以以两种模式之一操作的第二级控制单元中彼此紧密耦合，使用表行走逻辑的转换模式和使用第二级访问逻辑的访问模式 。 在转换模式中，第二级控制单元使用表行逻辑将虚拟地址自动转换为对应的物理地址。 在访问模式中，第二级控制单元允许将字从一个给定的物理地址加载或存储到给定的物理地址中。 第二级控制单元优先考虑两种模式中的操作。 在转换模式下执行操作之前在访问模式下执行操作。 桌面逻辑和第二级访问逻辑可以集成在一起成为单个状态机，使得两种模式中的操作彼此相互排斥和不可分割。 两种逻辑的紧密耦合从根本上增强了地址转换电路，例如， 与现有技术的装置相比，节省空间并增加速度。 这种紧密耦合还消除了访问第一级缓存以进行地址转换，消除了表条目对第一级高速缓存的污染，并且还减少了第一级高速缓存的争用。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
    • 97. 发明授权
      US5761736A Apparatus and method for implementing multiple scaled states in a state machine 失效
    • Apparatus and method for implementing multiple scaled states in a state machine
    • 在状态机中实现多个缩放状态的装置和方法
    • US5761736A
    • 1998-06-02
    • US648711
    • 1996-05-16
    • Puneet Sharma , John Gregory Favor
    • Puneet Sharma , John Gregory Favor
    • G06F15/78 , G06F13/00
    • G06F15/7832
    • A state machine has states of three types: a fully scaled state, a partially scaled state and an unscaled state. The state machine (1) waits in the unscaled state for a minimum duration, (2) waits in the fully scaled state for a maximum duration that is a multiple of the minimum duration, and (3) waits in the partially scaled state for a duration smaller than the maximum duration but no smaller than the minimum duration. The state machine is included in a microprocessor chip, and is used to access an off-chip cache coupled to the microprocessor chip. The minimum and maximum durations are inverse of the respective clock frequencies of the microprocessor chip and of the off-chip cache. During a read access operation, the state machine waits in a partially scaled state while driving address signals of a to-be-retrieved word on an external bus coupled to the off-chip cache. Thereafter, the state machine waits in the fully scaled state on the external bus to access data signals driven by the off-chip cache to indicate the retrieved word. So, the state machine saves time by using the partially scaled state to set up address signals for a duration less than the maximum duration. Similarly, during a write access operation, the state machine also uses the partially scaled state to drive address signals and data signals of a to-be-written word to the off-chip cache.
    • 状态机具有三种类型的状态：完全缩放状态，部分缩放状态和非缩放状态。 状态机（1）以非最小持续时间等待处于非缩放状态，（2）在完全缩放状态下等待最小持续时间的最大持续时间，并且（3）等待部分缩放状态 持续时间小于最大持续时间，但不小于最小持续时间。 状态机被包括在微处理器芯片中，并用于访问耦合到微处理器芯片的片外高速缓存。 最小和最大持续时间与微处理器芯片和片外高速缓存的各个时钟频率成反比。 在读取访问操作期间，状态机在部分缩放状态下等待，同时驱动耦合到片外高速缓存的外部总线上的待检索字的地址信号。 此后，状态机等待外部总线上的完全缩放状态，以访问由片外高速缓存驱动的数据信号，以指示检索到的字。 因此，状态机通过使用部分缩放状态来节省时间，以便在小于最大持续时间的时间内设置地址信号。 类似地，在写访问操作期间，状态机还使用部分缩放的状态来驱动要写入的字的地址信号和数据信号到片外高速缓存。
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