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1. 发明授权

US08370585B2 Data processing system and cache control method 有权
标题翻译：数据处理系统和缓存控制方法
公开(公告)号：US08370585B2
公开(公告)日：2013-02-05
申请号：US12633112
申请日：2009-12-08
申请人： Masaki Ukai
发明人： Masaki Ukai
IPC分类号： G06F12/02
CPC分类号： G06F12/084 , G06F12/0815 , G06F12/0886
摘要： A data processing system is provided. The data processing system includes a plurality of processors, a cache memory shared by the plurality of processors, in which memory a cache line is divided into a plurality of partial writable regions. The plurality of processors are given exclusive access rights to the partial writable region waits.
摘要翻译：提供了一种数据处理系统。数据处理系统包括多个处理器，由多个处理器共享的高速缓冲存储器，其中存储器将高速缓存线划分成多个部分可写入区域。多个处理器被赋予部分可写区域等待的独占访问权限。

2. 发明授权

US07743215B2 Cache-memory control apparatus, cache-memory control method and computer product 有权
标题翻译：缓存存储器控制装置，缓存存储器控制方法和计算机产品
公开(公告)号：US07743215B2
公开(公告)日：2010-06-22
申请号：US11980386
申请日：2007-10-31
申请人： Tomoyuki Okawa , Hiroyuki Kojima , Hideki Sakata , Masaki Ukai
发明人： Tomoyuki Okawa , Hiroyuki Kojima , Hideki Sakata , Masaki Ukai
IPC分类号： G06F12/00
CPC分类号： G06F12/0897 , G06F12/0811
摘要： A cache-memory control apparatus controls a level-1 (L1) cache and a level-2 (L2) cache having a cache line divided into a plurality of sub-lines for storing data from the L1 cache. The cache-memory control apparatus includes a control-flag adding unit, an L1 cache control unit, and an L2 cache control unit. The control-flag adding unit provides an SP flag to each of the sub-lines. The L1-cache control unit acquires an access virtual address, and, when there is no data at the access virtual address, outputs an L2 cache-access address to the L2-cache control unit. The L2-cache control unit switches the SP flag based on a virtual page number in an L1 index and a physical page number in an L2 index. Based on the SP flag, corresponding one of the sub-lines is written back to the L1 cache.
摘要翻译：高速缓冲存储器控制装置控制一级（L1）高速缓存和二级（L2）高速缓存，该缓存具有被划分成用于存储来自L1高速缓存的数据的多条子行的高速缓存行。高速缓冲存储器控制装置包括控制标志添加单元，L1高速缓存控制单元和L2高速缓存控制单元。控制标志添加单元向每个子线提供SP标志。 L1高速缓存控制单元获取访问虚拟地址，并且当在访问虚拟地址处没有数据时，向L2高速缓存控制单元输出L2高速缓存访问地址。 L2缓存控制单元基于L1索引中的虚拟页号和L2索引中的物理页号来切换SP标志。基于SP标志，相应的一条子行被写回到L1高速缓存。

3. 发明申请

US20100088472A1 DATA PROCESSING SYSTEM AND CACHE CONTROL METHOD 有权
标题翻译：数据处理系统和缓存控制方法
公开(公告)号：US20100088472A1
公开(公告)日：2010-04-08
申请号：US12633112
申请日：2009-12-08
申请人： Masaki Ukai
发明人： Masaki Ukai
IPC分类号： G06F12/08 , G06F12/00
CPC分类号： G06F12/084 , G06F12/0815 , G06F12/0886
摘要： A data processing system is provided. The data processing system includes a plurality of processors, a cache memory shared by the plurality of processors, in which memory a cache line is divided into a plurality of partial writable regions. The plurality of processors are given exclusive access rights to the partial writable region waits.
摘要翻译：提供了一种数据处理系统。数据处理系统包括多个处理器，由多个处理器共享的高速缓冲存储器，其中存储器将高速缓存线划分成多个部分可写入区域。多个处理器被赋予部分可写区域等待的独占访问权限。

4. 发明授权

US07552287B2 Method and system of controlling a cache memory by interrupting prefetch request with a demand fetch request 有权
标题翻译：通过用需求提取请求中断预取请求来控制高速缓冲存储器的方法和系统
公开(公告)号：US07552287B2
公开(公告)日：2009-06-23
申请号：US10986860
申请日：2004-11-15
申请人： Shuichi Yoshizawa , Hiroyuki Kojima , Masaki Ukai
发明人： Shuichi Yoshizawa , Hiroyuki Kojima , Masaki Ukai
IPC分类号： G06F12/00
CPC分类号： G06F12/0862 , G06F12/0859 , G06F12/0897
摘要： A cache memory control unit that controls a cache memory comprises: a PF-PORT 22 and MI-PORT 21 that receive a prefetch request and demand fetch request issued from a primary cache; and a processing pipeline 27 that performs swap processing when the MI-PORT 21 receives a demand fetch request designating the same memory address as that designated by a prefetch request that has already been received by the PF-PORT 22, the swap processing being performed so that an MIB 28 that has been ensured for replying the prefetch request is used for a reply to the demand fetch request following the prefetch request.
摘要翻译：控制高速缓冲存储器的高速缓冲存储器控制单元包括：接收从主高速缓存发出的预取请求和请求提取请求的PF端口22和MI端口21; 以及处理流水线27，当MI-PORT 21接收到指定与由PF端口22接收到的预取请求指定的存储器地址相同的存储器地址的请求获取请求时，执行交换处理，交换处理被执行已经确保用于回复预取请求的MIB 28用于在预取请求之后对请求获取请求的回复。

5. 发明申请

US20080320360A1 CONTROL METHOD OF INFORMATION PROCESSING DEVICE AND INFORMATION PROCESSING DEVICE 失效
标题翻译：信息处理设备和信息处理设备的控制方法
公开(公告)号：US20080320360A1
公开(公告)日：2008-12-25
申请号：US12198577
申请日：2008-08-26
申请人： Hideyuki UNNO , Masaki Ukai , Naozumi Aoki
发明人： Hideyuki UNNO , Masaki Ukai , Naozumi Aoki
IPC分类号： G06F11/10
CPC分类号： H04L1/0042 , G06F11/349 , H04L1/0047 , H04L25/4915
摘要： A transmitting side device (10) and a receiving side device (20) are connected to each other via a bus (30) comprising TAG bits (31), data bits (32) and error detection/correction ECC bits (33). The transmitting side device (10) uses a redundant bit inversion circuit (14) to invert different bits of the ECC bits (33) corresponding to trigger signals (41 & 42). In the receiving side device (20), a determination circuit (24), which has received an error report signal (26) from an error detection/correction circuit (22), determines, from the position of an error bit in the ECC bits (33), which one of the trigger signals (41 & 42) has been transmitted from the transmitting side device (10).
摘要翻译：发送侧设备（10）和接收侧设备（20）经由包括TAG位（31），数据位（32）和错误检测/校正ECC位（33）的总线（30）彼此连接。发送侧装置（10）使用冗余比特反相电路（14）反相对应于触发信号（41和42）的ECC比特（33）的不同比特。在接收侧设备（20）中，从错误检测/校正电路（22）接收到错误报告信号（26）的确定电路（24）从ECC位中的错误位的位置确定（33），所述触发信号（41和42）中的哪一个已经从所述发送侧装置（10）发送。

6. 发明申请

US20080320256A1 LRU control apparatus, LRU control method, and computer program product 有权
标题翻译： LRU控制装置，LRU控制方法和计算机程序产品
公开(公告)号：US20080320256A1
公开(公告)日：2008-12-25
申请号：US12230329
申请日：2008-08-27
申请人： Tomoyuki Okawa , Hiroyuki Kojima , Masaki Ukai
发明人： Tomoyuki Okawa , Hiroyuki Kojima , Masaki Ukai
IPC分类号： G06F12/00
CPC分类号： G06F12/123 , G06F12/125 , G06F12/126 , G06F2212/1032
摘要： To reduce the number of bits required for LRU control when the number of target entries is large, and achieve complete LRU control. Each time an entry is used, an ID of the used entry is stored to configure LRU information so that storage data 0 stored in the leftmost position indicates an ID of an entry with the oldest last use time (that is, LRU entry), for example as shown in FIG. 1(1). An LRU control apparatus according to a first embodiment of the present invention refers to the LRU information, and selects an entry corresponding to the storage data 0 (for example, entry 1) from the LRU information as a candidate for the LRU control, based on the storage data 0 as the ID of the entry with the oldest last use time.
摘要翻译：当目标条目数量大时，减少LRU控制所需的位数，并实现完整的LRU控制。每次使用条目时，存储所使用条目的ID以配置LRU信息，使得存储在最左侧位置的存储数据0指示具有最旧的最后使用时间（即，LRU条目）的条目的ID，用于示例如图1所示。 1（1）。根据本发明的第一实施例的LRU控制装置参考LRU信息，并且从LRU信息中选择与存储数据0（例如，条目1）相对应的条目作为LRU控制的候选，基于存储数据0作为具有最早最后使用时间的条目的ID。

7. 发明申请

US20080320223A1 Cache controller and cache control method 有权
标题翻译：缓存控制器和缓存控制方法
公开(公告)号：US20080320223A1
公开(公告)日：2008-12-25
申请号：US12230244
申请日：2008-08-26
申请人： Masaki Ukai
发明人： Masaki Ukai
IPC分类号： G06F12/08
CPC分类号： G06F12/0893 , G06F12/0844 , G06F12/0857 , G06F12/0859 , G06F2212/1016 , G06F2212/1056
摘要： A cache controller that writes data to a cache memory, includes a first buffer unit that retains data flowing in from outside to be written to the cache memory, a second buffer unit that retains a data piece to be currently written to the cache memory, among pieces of the data retained in the first buffer unit, and a write controlling unit that controls writing of the data piece retained in the second buffer unit to the cache memory.
摘要翻译：一种将数据写入高速缓冲存储器的高速缓存控制器，包括保存从外部流入并被写入高速缓冲存储器的数据的第一缓冲单元，保存当前写入高速缓冲存储器的数据段的第二缓冲单元，保留在第一缓冲单元中的数据片段，以及写入控制单元，其将保存在第二缓冲器单元中的数据片段的写入控制到高速缓冲存储器。

8. 发明申请

US20080301324A1 Processor device and instruction processing method 审中-公开
标题翻译：处理器设备和指令处理方法
公开(公告)号：US20080301324A1
公开(公告)日：2008-12-04
申请号：US12222059
申请日：2008-07-31
申请人： Masaki Ukai
发明人： Masaki Ukai
IPC分类号： G06F13/14 , G06F12/02
CPC分类号： G06F12/0857 , G06F12/0859
摘要： A cache receives a request from an instruction execution unit, searches for necessary data, outputs the data to the instruction execution unit if there is a cache hit, and instructs a request storage unit to request a move-in of the data if a cache miss occurs. The request storage unit stores therein the request corresponding to the instruction of the cache while the requested process is being executed. A REQID assignment unit reads the request stored in the request storage unit, selects an unused REQID from a REQID table, and assigns the unused REQID to the read request. The REQID is an identification number of the request based on the number of requests set as the maximum number that can be received at a simultaneous time by a system controller of the response side.
摘要翻译：高速缓存从指令执行单元接收请求，搜索必要的数据，如果存在高速缓存命中，则将数据输出到指令执行单元，如果高速缓存未命中，则指示请求存储单元请求数据的移入发生。请求存储单元在执行所请求的进程时存储与缓存的指令相对应的请求。 REQID分配单元读取存储在请求存储单元中的请求，从REQID表中选择未使用的REQID，并将未使用的REQID分配给读请求。 REQID是基于响应侧的系统控制器同时被接收的最大数量的请求数量的请求的标识号。

9. 发明申请

US20080282037A1 Method and apparatus for controlling cache 失效
标题翻译：用于控制缓存的方法和装置
公开(公告)号：US20080282037A1
公开(公告)日：2008-11-13
申请号：US12219080
申请日：2008-07-15
申请人： Souta Kusachi , Kuniki Morita , Masaki Ukai , Tomoyuki Okawa
发明人： Souta Kusachi , Kuniki Morita , Masaki Ukai , Tomoyuki Okawa
IPC分类号： G06F12/00
CPC分类号： G06F12/0846 , G06F11/1064 , G06F12/0864
摘要： A cache controller controls at least one cache. The cache includes ways including a plurality of blocks that stores therein entry data. A writing unit writes degradation data to a failed block. The degradation data indicates that the failed block is in a degradation state. A reading unit reads entry data from a block. A determining unit determines, if the entry data obtained by the reading unit includes the degradation data, that the block is in the degradation state.
摘要翻译：缓存控制器控制至少一个缓存。缓存包括包括存储入口数据的多个块的方式。写入单元将劣化数据写入故障块。劣化数据表明故障块处于劣化状态。读取单元从块读取条目数据。确定单元确定由读取单元获得的输入数据是否包括劣化数据，判定该块处于退化状态。

10. 发明授权

US07120745B2 Cache memory device and memory allocation method 有权
标题翻译：高速缓存存储器和内存分配方式
公开(公告)号：US07120745B2
公开(公告)日：2006-10-10
申请号：US10337430
申请日：2003-01-07
申请人： Kumiko Endo , Masaki Ukai
发明人： Kumiko Endo , Masaki Ukai
IPC分类号： G06F12/00 , G06F13/00
CPC分类号： G06F12/0864 , G06F11/1064 , G06F12/0897 , G06F2212/601
摘要： A cache memory device comprises a secondary tag RAM that partially constitutes a secondary cache memory and employs a set associative scheme having a plurality of ways, and a secondary cache access controller that, when the number of ways in the secondary tag RAM is changed, allocates tags to respective entries so that the total number of entries constituting the secondary tag RAM and the total number of entries after the number of ways is changed are constant.
摘要翻译：高速缓冲存储器设备包括部分地构成二级高速缓冲存储器并且采用具有多种方式的集合关联方案的次级标签RAM，以及次级高速缓存访问控制器，当次级标签RAM中的路数被改变时，标签到相应条目，使得构成次标签RAM的条目的总数和路数之间的条目总数是恒定的。

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