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    • 2. 发明申请
      US20120221902A1 BIT-REPLACEMENT TECHNIQUE FOR DRAM ERROR CORRECTION 审中-公开
    • BIT-REPLACEMENT TECHNIQUE FOR DRAM ERROR CORRECTION
    • 用于DRAM错误校正的位替换技术
    • US20120221902A1
    • 2012-08-30
    • US13505449
    • 2010-11-10
    • Frederick A. Ware , Ely Tsern , Thomas Vogelsang
    • Frederick A. Ware , Ely Tsern , Thomas Vogelsang
    • G06F11/20
    • G11C29/50016 , G06F11/1064 , G11C11/401 , G11C29/808
    • The disclosed embodiments provide a dynamic memory device, comprising a set of dynamic memory cells and a set of replacement dynamic memory cells. The set of replacement dynamic memory cells includes data cells which contain replacement data bits for predetermined faulty cells in the set of dynamic memory cells, and address cells which contain address bits identifying the faulty cells, wherein each data cell is associated with a group of address cells that identify an associated faulty cell in the set of dynamic memory cells. The dynamic memory device also includes a remapping circuit, which remaps a faulty cell in the set of dynamic memory cells to an associated replacement cell in the set of replacement cells.
    • 所公开的实施例提供了一种动态存储器设备，其包括一组动态存储器单元和一组替换动态存储器单元。 替换动态存储器单元的集合包括包含用于动态存储器单元组中的预定故障单元的替换数据位的数据单元，以及包含标识故障单元的地址位的地址单元，其中每个数据单元与一组地址相关联 识别动态存储器单元组中相关联的故障单元的单元。 动态存储设备还包括重新映射电路，其将该组动态存储器单元中的故障单元重新映射到该替换单元组中的相关联的替换单元。
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    • 5. 发明授权
      US08824224B2 Frequency-agile strobe window generation 有权
    • Frequency-agile strobe window generation
    • 频敏捷频闪窗生成
    • US08824224B2
    • 2014-09-02
    • US13545255
    • 2012-07-10
    • Frederick A. Ware , Brian S. Leibowitz , Ely Tsern
    • Frederick A. Ware , Brian S. Leibowitz , Ely Tsern
    • G11C19/00
    • G11C29/023 , G06F13/1689 , G11C7/1066 , G11C29/022 , G11C29/028 , H03K5/135
    • The disclosed embodiments relate to components of a memory system that support frequency-agile strobe enable window generation during read accesses. In specific embodiments, this memory system contains a memory controller which includes a timing circuit to synchronize a timing-enable signal with a timing signal returned from a read path, wherein the timing signal includes a delay from the read path. In some embodiments, the timing circuit further comprises two calibration loops. The first calibration loop tracks the timing-enable signal with respect to a cycle-dependent delay in the delay, wherein the cycle-dependent delay depends on a frequency of the strobe signal. The second calibration loop tracks the timing-enable signal with respect to a cycle-independent delay in the delay, wherein the cycle-independent delay does not depend on the frequency of the strobe signal. In some embodiments, the first calibration loop and the second calibration loop are cascaded.
    • 所公开的实施例涉及在读取访问期间支持频率敏捷选通使能窗口生成的存储器系统的组件。 在具体实施例中，该存储器系统包括存储器控制器，其包括定时电路，以使定时使能信号与从读取路径返回的定时信号同步，其中定时信号包括来自读取路径的延迟。 在一些实施例中，定时电路还包括两个校准回路。 第一校准环路相对于延迟中的与周期相关的延迟跟踪定时使能信号，其中周期相关延迟取决于选通信号的频率。 第二校准环路相对于延迟中的与周期无关的延迟来跟踪定时使能信号，其中周期无关延迟不依赖于选通信号的频率。 在一些实施例中，级联第一校准回路和第二校准回路。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 6. 发明授权
      US07454555B2 Apparatus and method including a memory device having multiple sets of memory banks with duplicated data emulating a fast access time, fixed latency memory device 失效
    • Apparatus and method including a memory device having multiple sets of memory banks with duplicated data emulating a fast access time, fixed latency memory device
    • 装置和方法包括具有多组存储器组的存储器件，具有模拟快速存取时间的复制数据，固定延迟存储器件
    • US07454555B2
    • 2008-11-18
    • US10865398
    • 2004-06-10
    • Frederick A. Ware , Ely Tsern , Steven Woo , Richard E. Perego
    • Frederick A. Ware , Ely Tsern , Steven Woo , Richard E. Perego
    • G06F12/00
    • G11C11/413 , G11C7/1006 , G11C7/1039 , G11C7/1045 , G11C7/22 , G11C8/12
    • An apparatus includes two multi-bank memory devices for storing duplicate data in each memory bank in an embodiment of the invention. The two memory devices are able to replace a more expensive fast-cycle, fixed latency single memory device. In an embodiment of the invention, a memory controller includes controller logic and a plurality of write buffers for interleaving write transactions to each memory bank in the two memory devices. A memory controller also includes tag memory for identifying valid data in the memory banks. In another embodiment of the invention, a game console includes the apparatus and executes game software that requires fixed latency in a mode of operation. In yet another embodiment of the invention, each memory device is coupled to respective write channels. Write data is simultaneously written to two memory banks in respective sets of memory banks in a memory device in an embodiment of the present invention. In an alternate embodiment of the present invention, an apparatus includes four memory devices for storing duplicate data with each memory device having a set of memory banks. The four memory devices are coupled to a controller by four respective write channels.
    • 在本发明的实施例中，一种装置包括用于在每个存储体中存储重复数据的两个多存储体存储器件。 两个存储器件能够替代更昂贵的快速循环，固定延迟单个存储器件。 在本发明的实施例中，存储器控制器包括控制器逻辑和用于将写入事务交织到两个存储器件中的每个存储体的多个写入缓冲器。 存储器控制器还包括用于识别存储体中的有效数据的标签存储器。 在本发明的另一个实施例中，游戏机包括该装置并执行在操作模式中需要固定等待时间的游戏软件。 在本发明的另一个实施例中，每个存储器件耦合到相应的写入通道。 在本发明的一个实施例中，写入数据被同时写入存储器装置中相应存储体组中的两个存储体。 在本发明的替代实施例中，一种装置包括四个用于存储与具有一组存储器组的每个存储器件重复数据的存储器件。 四个存储器件通过四个相应的写通道耦合到控制器。
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    • 7. 发明申请
      US20130033946A1 FREQUENCY-AGILE STROBE WINDOW GENERATION 有权
    • FREQUENCY-AGILE STROBE WINDOW GENERATION
    • 频率梯形窗口生成
    • US20130033946A1
    • 2013-02-07
    • US13545255
    • 2012-07-10
    • Frederick A. Ware , Brian S. Leibowitz , Ely Tsern
    • Frederick A. Ware , Brian S. Leibowitz , Ely Tsern
    • G11C8/18
    • G11C29/023 , G06F13/1689 , G11C7/1066 , G11C29/022 , G11C29/028 , H03K5/135
    • The disclosed embodiments relate to components of a memory system that support frequency-agile strobe enable window generation during read accesses. In specific embodiments, this memory system contains a memory controller which includes a timing circuit to synchronize a timing-enable signal with a timing signal returned from a read path, wherein the timing signal includes a delay from the read path. In some embodiments, the timing circuit further comprises two calibration loops. The first calibration loop tracks the timing-enable signal with respect to a cycle-dependent delay in the delay, wherein the cycle-dependent delay depends on a frequency of the strobe signal. The second calibration loop tracks the timing-enable signal with respect to a cycle-independent delay in the delay, wherein the cycle-independent delay does not depend on the frequency of the strobe signal. In some embodiments, the first calibration loop and the second calibration loop are cascaded.
    • 所公开的实施例涉及在读取访问期间支持频率敏捷选通使能窗口生成的存储器系统的组件。 在具体实施例中，该存储器系统包括存储器控制器，其包括定时电路，以使定时使能信号与从读取路径返回的定时信号同步，其中定时信号包括来自读取路径的延迟。 在一些实施例中，定时电路还包括两个校准回路。 第一校准环路相对于延迟中的与周期相关的延迟跟踪定时使能信号，其中周期相关延迟取决于选通信号的频率。 第二校准环路相对于延迟中的与周期无关的延迟跟踪定时使能信号，其中，周期无关延迟不依赖于选通信号的频率。 在一些实施例中，级联第一校准回路和第二校准回路。
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