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1. 发明授权

US07730437B1 Method of full semiconductor chip timing closure 失效
标题翻译：全半导体芯片时序闭合的方法
公开(公告)号：US07730437B1
公开(公告)日：2010-06-01
申请号：US11256807
申请日：2005-10-24
申请人： Purushothaman Ramakrishnan , Pattikad Narayanan Ravindran , Chirakkal Varriam Unnikrishnan , Rakesh Mehrotra
发明人： Purushothaman Ramakrishnan , Pattikad Narayanan Ravindran , Chirakkal Varriam Unnikrishnan , Rakesh Mehrotra
IPC分类号： G06F17/50
CPC分类号： G06F17/5031
摘要： A method of full semiconductor chip timing closure includes the steps of determining a system level place and route. Next, a static timing analysis for each of a number of subsystems is performed. Finally, a full chip static timing analysis is performed.
摘要翻译：一种全半导体芯片定时闭合的方法包括确定系统级位置和路由的步骤。接下来，执行多个子系统中的每一个的静态时序分析。最后，进行全芯片静态时序分析。

2. 发明授权

US07036037B1 Multi-bit deskewing of bus signals using a training pattern 失效
标题翻译：使用训练模式对总线信号进行多位歪斜校正
公开(公告)号：US07036037B1
公开(公告)日：2006-04-25
申请号：US10218239
申请日：2002-08-13
申请人： Somnath Paul , Rakesh Mehrotra
发明人： Somnath Paul , Rakesh Mehrotra
IPC分类号： G06F1/12
CPC分类号： G06F1/12 , G06F13/423
摘要： A method for multi-bit de-skewing of parallel bus signals is disclosed. The method includes receiving data comprising a multi-bit word and a training pattern. After a first control word of the training pattern is detected, the number of bits needed to de-skew each data bit of a multi-bit data word in each bit-line of a parallel bus is calculated. The number of bits needed to de-skew each data bit of a multi-bit data word in each bit-line of the parallel bus is transmitted to a bit delay line. The system then outputs a de-skewed data word.
摘要翻译：公开了一种用于并行总线信号的多位去偏移的方法。该方法包括接收包括多位字和训练模式的数据。在检测到训练模式的第一控制字之后，计算对并行总线的每个位线中的多位数据字的每个数据位进行去偏移所需的位数。将并行总线的每个位线中的多位数据字的每个数据位的去偏移所需的位数发送到位延迟线。然后，系统输出去偏斜的数据字。

3. 发明授权

US06240031B1 Memory architecture 有权
标题翻译：内存架构
公开(公告)号：US06240031B1
公开(公告)日：2001-05-29
申请号：US09534760
申请日：2000-03-24
申请人： Rakesh Mehrotra , Pidugu L. Narayana
发明人： Rakesh Mehrotra , Pidugu L. Narayana
IPC分类号： G11C700
CPC分类号： G06F5/16 , G11C7/1066
摘要： An apparatus comprising a first memory and a second memory. The first memory may be configured read and write words from a data stream comprising a plurality of words in response to (i) a first read enable signal and (ii) a first write enable signal. The second memory may be configured to read and write words from the data stream in response to (i) a second read enable signal and (ii) a second write enable signal. The first and second memories may be configured to read and write alternate words of the data stream.
摘要翻译：一种包括第一存储器和第二存储器的装置。响应于（i）第一读取使能信号和（ii）第一写入使能信号，第一存储器可以被配置为从包括多个字的数据流读取和写入字。响应于（i）第二读取使能信号和（ii）第二写入使能信号，第二存储器可以被配置为从数据流读取和写入字。第一和第二存储器可以被配置为读取和写入数据流的替代字。

4. 发明授权

US06553549B1 Static timing analysis with simulations on critical path netlists generated by static timing analysis tools 有权
标题翻译：通过静态时序分析工具生成的关键路径网表上的静态时序分析
公开(公告)号：US06553549B1
公开(公告)日：2003-04-22
申请号：US09501246
申请日：2000-02-10
申请人： Shiva P. Gowni , Rakesh Mehrotra
发明人： Shiva P. Gowni , Rakesh Mehrotra
IPC分类号： G06F1750
CPC分类号： G06F17/5031
摘要： A circuit comprising a plurality of gates and a plurality of control circuits. The plurality of gates may each have an output connected to an input of a next gate of the plurality of gates. The plurality of control circuits may be connected to a second input of one or more gates of the plurality of gates. The plurality of control circuits may simulate switching.
摘要翻译：一种包括多个门和多个控制电路的电路。多个门可以各自具有连接到多个门的下一个栅极的输入的输出。多个控制电路可以连接到多个门的一个或多个门的第二输入端。多个控制电路可以模拟切换。

5. 发明授权

US06400642B1 Memory architecture 有权
标题翻译：内存架构
公开(公告)号：US06400642B1
公开(公告)日：2002-06-04
申请号：US09534671
申请日：2000-03-24
申请人： Rakesh Mehrotra , Pidugu L. Narayana
发明人： Rakesh Mehrotra , Pidugu L. Narayana
IPC分类号： G11C800
CPC分类号： G11C8/04
摘要： An apparatus comprising a first memory, a second memory, a control circuit and a flag circuit. The first and second memories may each be configured to store data received from a first data input and present data to a first data output. The control circuit may be configured to control data stored in response to a write clock and control data presented in response to a read clock. The flag circuit may be configured to generate one or more composite flags in response to the first memory and the second memory.
摘要翻译：一种包括第一存储器，第二存储器，控制电路和标志电路的装置。第一和第二存储器可以各自被配置为存储从第一数据输入接收的数据并将数据呈现给第一数据输出。控制电路可以被配置为控制响应于写时钟存储的数据和响应于读时钟呈现的控制数据。标志电路可以被配置为响应于第一存储器和第二存储器而生成一个或多个复合标志。

6. 发明授权

US07392495B1 Method and system for providing hybrid clock distribution 有权
标题翻译：提供混合时钟分配的方法和系统
公开(公告)号：US07392495B1
公开(公告)日：2008-06-24
申请号：US10218504
申请日：2002-08-13
申请人： Nagendra Cherukupalli , Rakesh Mehrotra
发明人： Nagendra Cherukupalli , Rakesh Mehrotra
IPC分类号： G06F17/50
CPC分类号： G06F17/5068 , G06F2217/62
摘要： A method and system for providing hybrid clock distribution is disclosed. The distribution architecture uses a grid distribution at the top level and a balanced buffer tree distribution at the block level. The method includes determining the block layout of an integrated circuit which employs a clock distribution network for distributing clock signals. In addition the method includes providing a mesh distribution network for delivering clock signals to integrated circuit blocks of the integrated circuit. Thereafter, a balanced tree distribution network for delivering clock signals to the components of each block of the integrated circuit is provided. The top level grid provides predictable min/max skew at the top level and the remainder skew budget can be applied to the blocks.
摘要翻译：公开了一种用于提供混合时钟分配的方法和系统。分布架构使用顶层的网格分布和块级别的平衡缓冲树分布。该方法包括确定采用时钟分配网络来分配时钟信号的集成电路的块布局。此外，该方法包括提供用于将时钟信号传送到集成电路的集成电路块的网格分配网络。此后，提供了用于将时钟信号传送到集成电路的每个块的组件的平衡树分配网络。顶级网格在顶层提供可预测的最小/最大偏移，并且余数偏差预算可以应用于块。

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