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序号	专利名	申请号	申请日	公开（公告）号	公开（公告）日	发明人
1	用于执行占空比调整操作的半导体系统	CN202211496139.0	2022-11-24	CN117219149A	2023-12-12	裴祥根; 朴承镇
一种半导体系统包括：第一半导体器件，其输出时钟和模式数据，接收选通信号和输出数据，以及通过比较同步于选通信号地从输出数据生成的奇数据和偶数据与模式数据而调整选通信号的占空比；以及第二半导体器件，其同步于时钟地存储模式数据，通过调整时钟的占空比而输出时钟作为选通信号，以及输出存储的模式数据作为输出数据。
2	数据传输电路、方法及存储装置	CN202210344138.8	2022-04-02	CN116935914A	2023-10-24	高恩鹏
本公开实施例涉及一种数据传输电路、方法及存储装置，其中，数据传输电路包括模式寄存器数据处理模块、外部数据传输模块及设置于存储阵列内的内部数据传输模块；模式寄存器数据处理模块用于响应写使能命令向模式寄存器中预留模式寄存器写入初始数据；外部数据传输模块与预留模式寄存器及内部数据传输模块均电连接，用于响应使能信号，并根据初始数据按照预设编码规则经由内部数据传输模块向存储阵列写入目标数据；目标数据的字节位数大于初始数据的字节位数。本实施例在确保半导体存储装置的存储容量的前提下，提高半导体存储装置的存储性能并降低其数据传输能耗。
3	具有垂直结构的非易失性存储装置及包括其的存储系统	CN201811415432.3	2018-11-26	CN109841241B	2023-10-20	任琫淳; 金真怜; 沈相元; 朴一汉
一种非易失性存储装置，包括：第一半导体层，其包括字线、位线、彼此相邻的第一上基板和第二上基板、以及存储单元阵列，其中存储单元阵列包括在第一上基板上的第一垂直结构和在第二上基板上的第二垂直结构；以及在第一半导体层下方的第二半导体层，其中第二半导体层包括下基板，该下基板包括行解码器电路和页缓冲器电路，其中第一垂直结构包括第一通路区域，第一通孔通路提供在第一通路区域中，其中第一通孔通路穿过第一垂直结构并连接第一位线和第一页缓冲器电路，并且第二垂直结构包括第一部分块，其中第一部分块重叠第一通路区域。
4	三维结构的半导体存储装置	CN201810282560.9	2018-04-02	CN109671708B	2023-08-22	吴星来; 金东赫; 丁寿男
三维结构的半导体存储装置。一种半导体存储装置包括：逻辑结构，所述逻辑结构包括形成在基板上的外围电路元件、覆盖所述外围电路元件的底部介电层以及被设置在所述底部介电层中并且联接到所述外围电路元件的底部布线；存储结构，所述存储结构沿与所述基板的顶表面垂直的第一方向堆叠在所述逻辑结构上；位线，所述位线被设置在覆盖所述存储结构的第一顶部介电层上，沿与所述基板的顶表面平行的第二方向延伸，并且被划分为第一位线部分和第二位线部分；以及电力焊盘，所述电力焊盘被设置在所述第一顶部介电层上并位于所述第一位线部分和所述第二位线部分之间，并且通过穿过所述存储结构的电力联接接触件联接到所述底部布线。
5	存储器系统及存储器系统的操作方法	CN202210789354.3	2022-07-05	CN115933963A	2023-04-07	李在洸; 申熙赞; 安莹呼; 柳奇均
本公开的实施例涉及一种存储器系统以及该存储器系统的操作方法。根据本公开的实施例，存储器系统可以将多个存储器管芯中的每一个中包括的多个存储块‑每个存储器管芯包括多个存储块‑分组为一个或多个超级块，对每个存储器管芯中包括的处于擦除状态的超级块的数量进行计算，并且将第一超级块中存储的数据移动到第二超级块，其中第一超级块包括在多个存储器管芯之中、具有最小数量的处于擦除状态的超级块的第一存储器管芯中，第二超级块包括在多个存储器管芯之中、具有最大数量的处于擦除状态的超级块的第二存储器管芯中。
6	半导体存储器件及其编程方法	CN201810890454.9	2014-02-18	CN109256162B	2023-03-17	金南勋; 李珉圭
一种半导体存储器件的编程方法包括以下步骤：在第n编程循环中，将第一编程脉冲施加至第一存储器单元组、将第二编程脉冲施加至第二存储器单元组、以及判断第一存储器单元组中的第一快单元和第一慢单元；以及在第n+1编程循环中，将第一编程脉冲增加了步进电压的第三编程脉冲施加至第一存储器单元组中的第一快单元，以及将第二编程脉冲增加了步进电压的第四编程脉冲施加至第一存储器单元组中的第一慢单元和第二存储器单元组。
7	非易失性存储器设备的低待机功率与快速开启	CN201910069760.0	2016-08-19	CN110047532B	2023-01-20	克里斯堤涅·松特; 维贾伊·拉加万; I·C·格莱汀娜里; 加里·彼得·莫斯卡鲁克; 罗杰·J·贝特曼; 维尼特·阿格拉瓦; 塞缪尔·莱什纳
本申请涉及用于驱动非易失性存储器系统的方法。待机检测电路检测非易失性存储器系统是否处于待机状态。响应于确定非易失性存储器系统处于待机状态，偏置控制电路减小提供给处于待机模式的非易失性存储器系统的驱动器的偏置电流。在已经减小偏置电流之后在待机模式下操作所述非易失性存储器系统，其中，维持指示所述待机模式的输出信号直到检测到读指令。
8	一种半导体存储器及其上存储块的容量配置方法	CN202110783912.0	2021-07-12	CN115620793A	2023-01-17	陈继兴; 尚为兵
本申请实施例提供一种半导体存储器及其上存储块的容量配置方法，其中，所述方法包括：确定存储器上的待配置的目标存储块；确定目标存储块的容量配置参数，从目标存储块的一组编码中，确定目标编码；目标编码对应目标存储块中待修剪的存储区域；基于目标编码，生成用于选中目标存储块中待修剪的存储区域的区域选择信号；基于区域选择信号，对待修剪的存储区域进行修剪，以实现对目标存储块的容量进行配置。本申请能够灵活选取待修剪的存储区域，提升对半导体存储器上存储块的容量配置的有效利用率。
9	一种基于FPGA的DDR连续存储电路及其实现方法	CN202211249228.5	2022-10-12	CN115579036A	2023-01-06	万权
本申请涉及集成电路领域，公开了一种基于FPGA的DDR连续存储电路及其实现方法，即使内存控制器在处理高速数据的过程中产生了中断信号，也可以实现数据连续写入功能并且不丢失数据。该电路包括采样缓存模块、数据切换模块、第一寄存器、第二寄存器、数据处理模块、地址切换模块和内存控制器。内存控制器发出中断信号时：地址切换模块控制采样缓存模块输出数据到数据切换模块，数据切换模块停止发送数据，并将收到的数据分别依次存储至第一寄存器和第二寄存器，数据处理模块停止转发数据。中断结束后，数据处理模块读取第一和第二寄存器中存储的数据并传输至内存控制器后继续向内存控制器转发数据处理模块输出的数据；内存控制器通过DDR物理层接口将收到的数据写入DDR 存储器。
10	半导体存储器装置	CN201911219053.1	2019-12-03	CN112242396A	2021-01-19	金在泽; 郑蕙英
半导体存储器装置。本技术涉及一种半导体存储器装置。该半导体存储器装置包括：多个沟道插塞，其被设置在半导体基板的单元区中；第一虚设区和第二虚设区，该第一虚设区被设置在所述单元区的一个端部处，并且该第二虚设区被设置在所述单元区的另一端部处；第一虚设插塞和第二虚设插塞，所述第一虚设插塞被设置在所述第一虚设区中，并且所述第二虚设插塞被设置在所述第二虚设区中。所述第一虚设插塞的数量与所述第二虚设插塞的数量不同。
11	存储器系统及其操作方法	CN201610514768.X	2016-07-01	CN106710628B	2021-01-01	李宗珉
本发明提供一种存储器系统，其可以包括：存储器装置，其包括多个存储块，多个存储块中的每个具有多个页面；以及控制器，其适于在存储块中的第一存储块中存储数据、在存储块中的第二存储块中存储数据的映射数据以及通过响应于命令对数据的逻辑信息执行过滤来扫描映射数据。
12	用于闪存存储器装置的非对称感测放大器及相关方法	CN201780032043.X	2017-05-14	CN109155138B	2020-08-07	H.V.陈; A.李; T.武
本发明涉及用于闪存存储器装置中的读取操作的改进的感测放大器及相关方法。在一个实施方案中，所述感测放大器包括内置电压偏移。在另一个实施方案中，通过使用电容器在所述感测放大器中感生电压偏移。在另一个实施方案中，所述感测放大器为参考信号使用具有斜率的定时以增大相比参考单元从选择的单元汲取的电流检测“0”或“1”时的裕度。在另一个实施方案中，感测放大器在无任何电压偏移的情况下使用。
13	基于存储器的分布式处理器架构	CN201880062664.7	2018-07-30	CN111149166A	2020-05-12	E.西蒂; E.希勒尔
本公开包括分布式处理器及用于编译器代码以供分布式处理器执行的方法。在一个实施方式中，分布式处理器可包括：基板；安置于该基板上的存储器阵列；及安置于该基板上的处理阵列。该存储器阵列可包括多个离散存储器组，且该处理阵列可包括多个处理器子单元，处理器子单元中的每一个与该多个离散存储器组中的一对应的专属存储器组相关联。该分布式处理器可进一步包括：第一多个总线，每一总线将该多个处理器子单元中的一个连接至其对应的专属存储器组；及第二多个总线，每一总线将该多个处理器子单元中的一个连接至该多个处理器子单元中的另一个。
14	非易失性存储器设备的低待机功率与快速开启	CN201910069760.0	2016-08-19	CN110047532A	2019-07-23	克里斯堤涅·松特; 维贾伊·拉加万; I·C·格莱汀娜里; 加里·彼得·莫斯卡鲁克; 罗杰·J·贝特曼; 维尼特·阿格拉瓦; 塞缪尔·莱什纳
本公开涉及非易失性存储器设备的低待机功率与快速开启。公开了用于在待机操作状态下驱动非易失性存储器设备的系统和方法。待机检测电路检测非易失性存储器系统是否处于待机状态。响应于确定非易失性存储器系统处于待机状态，偏置控制电路向处于待机模式的非易失性存储器系统的驱动器提供偏置电流。
15	非易失性存储器设备的低待机功率与快速开启	CN201680035643.7	2016-08-19	CN107735837B	2019-02-05	克里斯堤涅·松特; 维贾伊·拉加万; I·C·格莱汀娜里; 加里·彼得·莫斯卡鲁克; 罗杰·J·贝特曼; 维尼特·阿格拉瓦; 塞缪尔·莱什纳
公开了用于在待机操作状态下驱动非易失性存储器设备的系统和方法。待机检测电路检测非易失性存储器系统是否处于待机状态。响应于确定非易失性存储器系统处于待机状态，偏置控制电路向处于待机模式的非易失性存储器系统的驱动器提供偏置电流。
16	半导体存储器件及其编程方法	CN201810890454.9	2014-02-18	CN109256162A	2019-01-22	金南勋; 李珉圭
一种半导体存储器件的编程方法包括以下步骤：在第n编程循环中，将第一编程脉冲施加至第一存储器单元组、将第二编程脉冲施加至第二存储器单元组、以及判断第一存储器单元组中的第一快单元和第一慢单元；以及在第n+1编程循环中，将第一编程脉冲增加了步进电压的第三编程脉冲施加至第一存储器单元组中的第一快单元，以及将第二编程脉冲增加了步进电压的第四编程脉冲施加至第一存储器单元组中的第一慢单元和第二存储器单元组。
17	分离栅极式闪存的制作方法及分离栅极式闪存	CN201410527890.1	2014-10-09	CN105575784B	2018-09-18	周侃; 周儒领
本申请公开了一种分离栅极式闪存的制作方法及分离栅极式闪存。其中，该制作方法包括：提供半导体基体，包括核心存储区和外围电路区，且核心存储区上形成有至少一对栅极叠层结构和覆盖在栅极叠层结构的侧面的侧壁介质层；形成覆盖栅极叠层结构、侧壁介质层和半导体基体的裸露表面的多晶硅层；刻蚀位于核心存储区上的多晶硅层，以在每对栅极叠层结构的外侧形成字线栅，并在每对栅极叠层结构中相邻侧壁介质层之间形成可擦除栅；刻蚀位于外围电路区上的多晶硅层，以形成外围栅极。该制作方法以自对准方式形成了字线栅，从而使得所形成的各字线栅的对称性得以提高，进而提高了分离栅极式闪存的性能。
18	交叉耦合的晶闸管SRAM 电路及操作方法	CN201580011000.4	2015-09-25	CN106537507B	2018-06-19	H·栾; B·贝特曼; V·阿克赛尔拉德; C·程; C·谢瓦利尔
说明了用于SRAM集成电路的基于晶闸管的存储器单元连同制造它的过程。存储器单元可以在MOS与双极型选择晶体管的不同组合中或者在没有选择晶体管的情况下实施，晶闸管在具有浅槽隔离的半导体衬底中。标准CMOS工艺技术可以用于制造该SRAM。特定电路在待机过程中提供降低的功耗。
19	用于并行读和写操作的系统、方法和器件	CN201680049948.3	2016-08-29	CN107924364A	2018-04-17	维尼特·阿格拉瓦尔; 罗杰·贝特曼; 塞缪尔·莱什纳
本文公开了用于并行读和写操作的系统、方法和器件。器件可以包括耦合到局部位线和与存储器阵列的存储器单元相关联的全局位线的第一传输器件。第一传输器件可以被配置为选择性地将全局位线耦合到局部位线。器件还可以包括耦合到局部位线和感测放大器的第一器件。第一器件可以被配置为选择性地将局部位线耦合到感测放大器。器件还可以包括耦合到局部位线和电接地的第二器件。第二器件可以被配置为选择性地将局部位线耦合到电接地。
20	存储器系统及其操作方法	CN201610581714.5	2016-07-21	CN106920570A	2017-07-04	金光秀; 李宗珉
本发明提供一种包括多个存储块的存储器系统的操作方法，其可以包括基于编程时间对在多个存储块中选择的存储块的页面进行分组、对页面的组顺序执行测试读取、检测在测试‑读取组的页面内的错误并对基于错误检测的结果选择的页面重新编程。

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