专利快速检索-快速检索全球专利，免费商用专利数据库-IPRDB

1. 发明专利

JP2018029291A 信号再生回路、電子装置及び信号再生方法审中-公开
公开(公告)号：JP2018029291A
公开(公告)日：2018-02-22
申请号：JP2016160800
申请日：2016-08-18
申请人：富士通株式会社
发明人：柴▲崎▼ 崇之
IPC分类号： H03L7/085 , H03L7/08 , H04L7/033 , H03L7/06
CPC分类号： H04L7/033 , H03L7/0807 , H03L7/087 , H03L7/091 , H03L7/095
摘要：【課題】ジッタによる入力データとクロックとの間の周波数差の誤検出を防止。【解決手段】信号再生回路1は、周波数が可変の第1クロックCKI及び第2クロックCKQを発生する発振器11と、周波数検出回路16を有し、発振器11を制御するフィードバック回路とを有する。周波数検出回路16は、第1クロックCKIの周波数を上昇させる上昇状態Up、第1クロックCKIの周波数を下降させる下降状態Down、第1クロックCKIの周波数を変化させない待機状態Stayの何れかを示す周波数差信号FDOを出力する。周波数検出回路16は、状態検出回路と、状態保持回路とを有する。状態検出回路は、上昇状態Up及び下降状態Downの何れの状態であるかを、第1クロックの位相が第1位相Iであるときに検出する。状態保持回路は、第1位相Iで検出された状態を保持し、保持した状態を示す周波数差信号FDOを第2位相IXで出力する。【選択図】図10

2. 发明专利

JP6158447B1 高ジッタ耐性および高速位相ロッキングを有するクロック・データリカバリ有权
公开(公告)号：JP6158447B1
公开(公告)日：2017-07-05
申请号：JP2016565454
申请日：2015-03-17
申请人：クゥアルコム・インコーポレイテッド , QUALCOMM INCORPORATED
发明人：ソン、ユ , ディフェンダーファー、ジャン・クリスチャン , チェン、ナン , ウェスト、ディビッド・イアン , ビアニ、ポール・ローレンス
IPC分类号： H04L7/033
CPC分类号： H04L7/0016 , H03L7/0807 , H03L7/091 , H04L7/0338 , H04L7/0083
摘要：データ入力信号からクロックおよびデータを再生するためのシステムおよび方法が開示され、そのシステムおよび方法は、データ入力信号とクロック位相信号のタイミング関係を決定するために、データ入力信号を用いて複数のクロック位相信号をサンプリングし、再生されたデータを生成するために、データ入力信号をサンプリングするために使用するクロック位相信号のうちの1つを選択するために、決定されたタイミング関係を使用する。CDRは、データ入力信号上の大きな瞬時ジッタによって引き起こされ得るクロック出力信号上のグリッチを抑制するグリッチ抑制モジュールを含むことができる。これらの方法を使用するクロック・データリカバリ回路(CDR)は、新たなデータ入力信号に迅速にロックすることができ、また、データ入力信号上に大きな瞬時タイミングジッタがあるときに確実にデータを受信することができる。

3. 发明专利

JP6079388B2 受信回路及びその制御方法有权
标题翻译：接收电路及其控制方法
公开(公告)号：JP6079388B2
公开(公告)日：2017-02-15
申请号：JP2013077887
申请日：2013-04-03
申请人：富士通株式会社
发明人：柴▲崎▼ 崇之
IPC分类号： H04B3/06 , H04L25/03 , H04L7/033
CPC分类号： H03L7/0812 , H04L25/03 , H04L7/0337 , H03L7/091

4. 发明专利

JP2017017392A CDR制御回路、CDR回路およびCDR制御方法审中-公开
标题翻译： CDR控制电路，CDR电路和CDR控制方法
公开(公告)号：JP2017017392A
公开(公告)日：2017-01-19
申请号：JP2015129087
申请日：2015-06-26
申请人：株式会社ソシオネクスト
发明人：熊澤誠
IPC分类号： H03L7/08 , H04L7/033
CPC分类号： H03L7/0807 , H03K5/135 , H03L7/0814 , H03L7/091 , H03L7/093 , H04L7/033 , H03K5/26 , H03M9/00
摘要：【課題】大きなジッタ(TIE)が発生し、一時的にロックが外れても、TIEが収束した後は、速やかにロック状態に復帰できるCDR回路の実現。【解決手段】位相調整したクロックで取り込んだ入力データの位相ずれを検出し、検出した位相ずれに基づいてクロックの位相を制御する位相制御データを生成するCDR制御回路であって、位相ずれにおけるオーバー変化を検出する変化検出回路82と、オーバー変化検出時に、オーバー変化検出時より前の位相ずれである変化前位相ずれを、位相ずれとして所定期間中出力する選択回路83と、を有し、所定期間中には、変化前位相ずれに基づいて位相制御データを生成するCDR制御回路。【選択図】図12
摘要翻译：一个大的抖动（TIE）产生，即使暂时锁定，系紧后收敛快速实现CDR电路可以返回到锁定状态。 A检测由时钟相位调整捕捉的输入数据的相移，以产生一个相位控制数据，用于控制基于检测到的相位的时钟的相位的CDR控制电路移动，在所述相移它包括一个变化检测电路82，用于检测一个变化中，当过变化检测中，相移前的变化之前的时间超过转变检测，用于在预定的时间段作为相移输出选择电路83的相移，将预定在此期间，用于基于所述相移前的变化的相位控制数据CDR控制电路。 .The 12

5. 发明专利

JP2016181857A スキュー調整装置有权
标题翻译： SKEW调整装置
公开(公告)号：JP2016181857A
公开(公告)日：2016-10-13
申请号：JP2015062111
申请日：2015-03-25
申请人：ラピスセミコンダクタ株式会社
发明人：仁田脇祥治
IPC分类号： H01L21/822 , H01L27/04 , H04L7/00
CPC分类号： H03K5/06 , H03L7/00 , H03L7/091
摘要：【目的】通常動作中においてクロック信号に信号欠落を生じさせることなくクロックスキュー調整を行うことが可能なスキュー調整装置を提供することを目的とする【構成】クロック信号が重畳されているデータ信号を夫々異なる遅延量で遅延した第1〜第Nの遅延データ信号のうちの1の遅延データ信号を選択させる選択データに基づき、選択を示す場合には第1の論理レベル、非選択を示す場合には第2の論理レベルを夫々が有する第1〜第Nの選択信号を生成する。ここで、第1〜第Nの選択信号を個別に取り込み、取り込まれた選択信号が第1の論理レベルから第2の論理レベルに遷移するときには第2の論理レベルから第1の論理レベルに遷移するときよりも大きな遅延量にて第1〜第Nの選択信号を個別に遅延した第1〜第Nの遅延選択信号を生成する。そして、記第1〜第Nの遅延データ信号のうちから、第1〜第Nの遅延選択信号のうちで第1の論理レベルを有する遅延選択信号に対応した遅延データ信号を選択して出力する。【選択図】図4
摘要翻译：目的：提供一种可以在正常操作期间执行时钟偏移调整而不会在时钟信号中产生任何信号遗漏的偏斜调整装置。声明：在指示选择的情况下，每个选择信号都具有第一个逻辑电平或者在基于不选择的指示的情况下的第二逻辑电平是基于从第一至第N延迟数据信号中选择一个延迟数据信号的选择数据产生的，所述第一至第N延迟数据信号是通过延迟具有叠加在其上的时钟信号的数据信号具有不同的延迟量。这里，第一至第N选择信号被单独接入，并且当采用选择信号从第一逻辑电平移位到第二逻辑电平时，第一至第N选择信号以较大的延迟量单独延迟比从第二逻辑电平转移到第一逻辑电平的那些，从而产生第一到第N延迟选择信号。然后，从第一至第N延迟选择信号中具有第一逻辑电平的延迟选择信号对应的延迟数据信号从第一至第N延迟数据信号中选择并输出。图4

6. 发明专利

JP2016116012A クロックデータリカバリ回路、位相同期回路及び半導体装置审中-公开
标题翻译：时钟数据恢复电路，相位同步电路和半导体器件
公开(公告)号：JP2016116012A
公开(公告)日：2016-06-23
申请号：JP2014251484
申请日：2014-12-12
申请人：ラピスセミコンダクタ株式会社
发明人：原山国広
IPC分类号： H04L7/033 , H03L7/00 , H03L7/08 , H03L7/085
CPC分类号： H03L7/0807 , H02M3/07 , H03L7/089 , H03L7/0895 , H03L7/091 , H04L7/0016 , H04L7/033 , H04L7/04
摘要：【課題】クロックのジッタを抑えつつ、データに対するクロックの追従性を向上する。【解決手段】再生クロック生成回路は、基準クロック信号の周期の1/2ずつ互いに位相が異なる複数の再生クロック信号を生成する。ラッチ回路は、複数の再生クロック信号のエッジタイミングで入力データ信号から複数のラッチデータ信号を生成する。比較回路は、複数のラッチデータ信号のうち、第n番目(nは自然数)のラッチデータ信号と第(n+1)番目のラッチデータ信号とが異なる場合に基準クロック信号の周期よりも大なるパルス幅を有するアップ信号を生成し、第(n+1)番目のラッチデータ信号と第(n+2)番目のラッチデータ信号とが異なる場合に基準クロック信号の周期よりも大なるパルス幅を有するダウン信号を生成して、複数のアップ信号と複数のダウン信号とを得る。論理和信号生成回路は、第1論理和信号と、第2論理和信号とを生成する。【選択図】図1
摘要翻译：要解决的问题：为了提高数据的时钟的跟随性，同时抑制时钟的抖动。解决方案：再生时钟产生电路产生多个再生时钟信号，该再生时钟信号彼此相位相差一半参考时钟信号。锁存电路在多个再生时钟信号的边沿定时从输入数据信号产生多个锁存数据信号。当第（n）个（n：自然数）锁存数据信号和第（n + 1）个锁存数据信号在多个存储器中时，比较电路产生具有大于参考时钟信号周期的脉冲宽度的上升信号当第（n + 1）个锁存数据信号和第（n + 2）个锁存数据信号不同时，锁存数据信号不同，并且还产生具有大于参考时钟信号周期的脉冲宽度的下降信号，从而获得多个向上信号和多个下降信号。 OR信号产生电路产生第一OR信号和第二OR信号。选择图：图1

7. 发明专利

JP2014204234A 受信回路及びその制御方法有权
标题翻译：接收电路及其控制方法
公开(公告)号：JP2014204234A
公开(公告)日：2014-10-27
申请号：JP2013077887
申请日：2013-04-03
申请人：富士通株式会社 , Fujitsu Ltd
发明人： SHIBAZAKI TAKAYUKI
IPC分类号： H04L7/02 , H04B3/06 , H04L25/03
CPC分类号： H03L7/0812 , H03L7/091 , H04L7/0337 , H04L25/03019 , H04L25/03057
摘要：【課題】判定エラー率を低減することができる受信回路を提供することを課題とする。【解決手段】受信回路は、入力データ信号に対して、第1のクロック信号に同期してバウンダリデータをサンプリングし、第2のクロック信号に同期してセンタデータをサンプリングするサンプリング回路(102)と、等化係数を用いて、サンプリング回路によりサンプリングされたセンタデータを等化及び2値判定する判定帰還等化回路(103)と、判定帰還等化回路の等化係数を基に判定帰還等化回路の出力データの位相差を演算する位相差演算回路(109)と、位相検出回路により検出された位相情報を基に第1のクロック信号の位相を調整する第1の位相調整回路(111)と、位相検出回路により検出された位相情報及び位相差演算回路により演算された位相差を基に第2のクロック信号の位相を調整する第2の位相調整回路(112)とを有する。【選択図】図1
摘要翻译：要解决的问题：提供能够降低判定误差率的接收电路。解决方案：接收电路包括：采样电路（102），用于与第一时钟信号同步地采样边界数据，并与第二时钟同步采样中心数据来自输入数据信号的信号; 确定反馈均衡电路（103），用于通过使用均衡系数（103）来确定由采样电路采样的中心数据的均衡和二值化; 基于所述判定反馈均衡电路的均衡系数，计算所述判定反馈均衡电路的输出数据的相位差的相位差运算电路（109）第一相位调整电路（111），用于根据由相位检测电路检测的相位信息调整第一时钟信号的相位; 以及第二相位调整电路（112），用于根据由相位检测电路检测的相位信息和由相位差运算电路计算出的相位差来调整第二时钟信号的相位。

8. 发明专利

JP2014183578A Apparatus for clock and data recovery, and method therefor 审中-公开
标题翻译：用于时钟和数据恢复的装置及其方法
公开(公告)号：JP2014183578A
公开(公告)日：2014-09-29
申请号：JP2014046852
申请日：2014-03-10
申请人： Lsi Corp , エルエスアイコーポレーション
发明人： AMARESH V MALIPATIL , SUNIL SRINIVASA , ADAM B HEALEY , PERVEZ M AZIZ
IPC分类号： H03L7/00 , H04L7/02
CPC分类号： H03L7/00 , H03L7/0807 , H03L7/089 , H03L7/091 , H04L7/033
摘要： PROBLEM TO BE SOLVED: To provide a clock and data recovery apparatus better than the prior art.SOLUTION: A clock and data recovery apparatus includes a plurality of phase detector circuits 110a to 110n and a summing circuit 112. Each of the plurality of phase detector circuits 110a to 110n may be configured to generate a phase up signal and a phase down signal in response to a pair of data samples and a transition sample intervening therebetween. The summing circuit 112 may be configured to generate an adjustment signal in response to the phase up and phase down signals of the plurality of phase detector circuits 110a to 110n. A sum of the phase up signals and a sum of the phase down signals are weighted to provide a bias to a phase adjustment.
摘要翻译：要解决的问题：提供比现有技术更好的时钟和数据恢复装置。解决方案：时钟和数据恢复装置包括多个相位检测器电路110a至110n和求和电路112.多个相位检测器电路110a至110n可以被配置为响应于一对数据样本和介于其间的过渡样本而产生相位上升信号和相位降低信号。求和电路112可以被配置为响应于多个相位检测器电路110a至110n的相位升高和降频信号而产生调整信号。对相位相加信号和相位下降信号之和进行加权，以提供相位调整的偏置。

9. 发明专利

JP5397025B2 Clock reproducing apparatus and electronic equipment 有权
公开(公告)号：JP5397025B2
公开(公告)日：2014-01-22
申请号：JP2009133238
申请日：2009-06-02
申请人：ソニー株式会社
发明人：健一丸子 , 広己木原
IPC分类号： H04L7/02 , H03K5/1532 , H03K5/1534 , H03L7/08 , H04L7/027 , H04L7/033
CPC分类号： H04L7/0337 , H03K5/133 , H03L7/0805 , H03L7/0807 , H03L7/091 , H03L7/0995 , H03L2207/50 , H04L7/027

10. 发明专利

JP2012199815A Digital pll circuit and clock generation method 有权
标题翻译：数字PLL电路和时钟产生方法
公开(公告)号：JP2012199815A
公开(公告)日：2012-10-18
申请号：JP2011063109
申请日：2011-03-22
申请人： Fujitsu Ltd , 富士通株式会社
发明人： NAKAMUTA HIROSHI , FURUYAMA YOSHITO
IPC分类号： H03L7/085 , H03K5/26 , H03L7/08 , H03L7/095
CPC分类号： H03L7/091 , H03K21/023 , H03K23/54 , H03L7/093 , H03L7/183 , H03L7/23
摘要： PROBLEM TO BE SOLVED: To provide a digital PLL circuit in which a pull-in operation is not affected by restriction of a range of a phase difference detection value.SOLUTION: A digital PLL circuit has: a digital phase detector 10 detecting a phase difference between a master clock and a slave clock, and outputting a phase difference detection value within a range of a length of 2π; a correction part 11 for correcting the phase difference detection value to a phase value not limited to the range depending on a comparison result between the phase difference detection value and a threshold; and a slave clock generation part 15 for generating the slave clock depending on the phase value outputted from the corrector.
摘要翻译：要解决的问题：提供一种数字PLL电路，其中引入操作不受限于相位差检测值的范围的影响。解决方案：数字PLL电路具有：数字相位检测器10，用于检测主时钟和从时钟之间的相位差，并输出2π长度范围内的相位差检测值; 校正部分11，用于根据相位差检测值和阈值之间的比较结果将相位差检测值校正为不限于该范围的相位值; 以及从时钟生成部分15，用于根据从校正器输出的相位值产生从时钟。版权所有（C）2013，JPO＆INPIT

你已经成功收藏专利！

检索式保存成功!

IPRDB

热门服务

关于我们

友情链接

联系方式