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    • 2. 发明授权
      US09330031B2 System and method for calibration of serial links using a serial-to-parallel loopback 有权
    • System and method for calibration of serial links using a serial-to-parallel loopback
    • 使用串行到并行环回校准串行链路的系统和方法
    • US09330031B2
    • 2016-05-03
    • US13316386
    • 2011-12-09
    • Alok Gupta
    • Alok Gupta
    • G06F12/00 , G06F13/12 , G06F12/12 , G11C29/36
    • G06F13/12 , G06F12/12 , G06F13/4234 , G11C2029/3602
    • A system and method for calibration of serial links using serial-to-parallel loopback. Embodiments of the present invention are operable for calibrating serial links using parallel links thereby reducing the number of links that need calibration. The method includes sending serialized data over a serial interface and receiving parallel data via a parallel interface. The serialized data is looped back via the parallel interface. The method further includes comparing the parallel data and the serialized data for a match thereof and calibrating the serial interface by adjusting the sending of the serialized data until the comparing detects the match. The adjusting of the sending is operable to calibrate the sending of the serialized data over the serial interface.
    • 一种使用串行到并行环回校准串行链路的系统和方法。 本发明的实施例可用于使用并行链路校准串行链路，从而减少需要校准的链路的数量。 该方法包括通过串行接口发送串行数据，并通过并行接口接收并行数据。 序列化数据通过并行接口环回。 该方法还包括比较并行数据和串行数据以进行匹配，并通过调整串行化数据的发送来校准串行接口，直到比较检测到匹配为止。 发送的调整可以通过串行接口校准串行化数据的发送。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 3. 发明授权
      US09263106B2 Efficient command mapping scheme for short data burst length memory devices 有权
    • Efficient command mapping scheme for short data burst length memory devices
    • 用于短数据突发长度存储器件的高效命令映射方案
    • US09263106B2
    • 2016-02-16
    • US13279172
    • 2011-10-21
    • Alok Gupta
    • Alok Gupta
    • G06F12/00 , G11C7/10 , G11C7/22 , G06F13/28
    • G11C7/109 , G06F13/28 , G11C7/22
    • An exemplary system of the present disclosure comprises a memory controller, a command bus, a data bus, a memory device and a memory. The memory device is coupled to the memory controller by the command bus and the data bus. The memory stores instructions that when executed by the computer system perform a method of requesting data from the memory device. This method comprises receiving a plurality of commands for the memory device from the command bus, the memory device clocked by a clock. At least one command of the plurality of commands includes a first command and a second command within a single clock cycle of said clock. At least one of the first command and second command is a data access command. The first command is executed during a first clock cycle and the second command is executed during a second subsequent clock cycle.
    • 本公开的示例性系统包括存储器控制器，命令总线，数据总线，存储器件和存储器。 存储器件通过命令总线和数据总线耦合到存储器控制器。 存储器存储当由计算机系统执行时执行从存储器件请求数据的方法的指令。 该方法包括从命令总线接收用于存储器设备的多个命令，即由时钟计时的存储器件。 多个命令中的至少一个命令包括在所述时钟的单个时钟周期内的第一命令和第二命令。 第一命令和第二命令中的至少一个是数据访问命令。 第一个命令在第一个时钟周期内执行，第二个命令在第二个后续时钟周期内被执行。
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    • 4. 发明授权
      US09263103B2 Method and apparatus for calibrating write timing in a memory system 有权
    • Method and apparatus for calibrating write timing in a memory system
    • 用于校准存储器系统中的写入定时的方法和装置
    • US09263103B2
    • 2016-02-16
    • US12049928
    • 2008-03-17
    • Thomas J. Giovannini , Alok Gupta , Ian Shaeffer , Steven C. Woo
    • Thomas J. Giovannini , Alok Gupta , Ian Shaeffer , Steven C. Woo
    • G06F12/00 , G11C11/4076 , G06F3/06 , G06F5/06 , G06F1/08 , G11C7/10 , G06F13/16 , G06F12/06 , G11C11/409
    • G11C11/4076 , G06F1/08 , G06F3/0629 , G06F3/0634 , G06F5/06 , G06F12/0646 , G06F13/1689 , G11C7/1078 , G11C7/1087 , G11C7/1093 , G11C11/409 , G11C11/4096 , G11C2207/2254
    • A system that calibrates timing relationships between signals involved in performing write operations is described. This system includes a memory controller which is coupled to a set of memory chips, wherein each memory chip includes a phase detector configured to calibrate a phase relationship between a data-strobe signal and a clock signal received at the memory chip from the memory controller during a write operation. Furthermore, the memory controller is configured to perform one or more write-read-validate operations to calibrate a clock-cycle relationship between the data-strobe signal and the clock signal, wherein the write-read-validate operations involve varying a delay on the data-strobe signal relative to the clock signal by a multiple of a clock period. In a variation of this system, the phase detector on the memory chip is configured to receive signals including a clock signal, a marking signal and a data-strobe signal from the memory controller, wherein the marking signal includes a pulse which marks a specific clock cycle in the clock signal. In this variation, the phase detector is configured to use the marking signal to window the specific clock cycle in the clock signal, and to use the data-strobe signal to capture the windowed clock signal, thereby creating a feedback signal which is returned to the memory controller to facilitate calibration of the timing relationship.
    • 描述了校准执行写操作所涉及的信号之间的时序关系的系统。 该系统包括耦合到一组存储器芯片的存储器控​​制器，其中每个存储器芯片包括相位检测器，该相位检测器被配置为在数据选通信号和存储器芯片之间从存储器控制器接收的时钟信号之间校准相位关系 一个写操作。 此外，存储器控制器被配置为执行一个或多个写入读取验证操作以校准数据选通信号和时钟信号之间的时钟周期关系，其中写入 - 读取验证操作涉及改变在 相对于时钟信号的数据选通信号乘以时钟周期的倍数。 在该系统的变型中，存储器芯片上的相位检测器被配置为从存储器控制器接收包括时钟信号，标记信号和数据选通信号的信号，其中标记信号包括标记特定时钟的脉冲 在时钟信号周期。 在该变型中，相位检测器被配置为使用标记信号来在时钟信号中画出特定时钟周期，并且使用数据选通信号来捕获窗口化的时钟信号，从而产生返回到 内存控制器便于校准时序关系。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
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