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    • 1. 发明申请
      US20130135956A1 SEMICONDUCTOR DEVICE, A PARALLEL INTERFACE SYSTEM AND METHODS THEREOF 有权
    • SEMICONDUCTOR DEVICE, A PARALLEL INTERFACE SYSTEM AND METHODS THEREOF
    • 半导体器件，并行接口系统及其方法
    • US20130135956A1
    • 2013-05-30
    • US13483719
    • 2012-05-30
    • Seung-Jun Bae , Seong-Jin Jang , Beom-Sig Cho
    • Seung-Jun Bae , Seong-Jin Jang , Beom-Sig Cho
    • G11C7/22
    • G11C7/22 , H03K19/0966 , H04L7/0008 , H04L7/033 , H04L7/10
    • A memory device includes a clock receiving block, a data transceiver block, a phase detection block, and a phase information transmitter. The clock receiving block is configured to receive a clock signal from a memory controller through a clock signal line and generate a data sampling clock signal and an edge sampling clock signal. The data transceiver block is configured to receive a data signal from the memory controller through a data signal line. The phase detection block is configured to generate phase information in response to the data sampling clock signal, the edge sampling clock signal and the data signal. The phase information transmitter is configured to transmit the phase information to the memory controller through a phase information signal line that is separate from the data signal line.
    • 存储器件包括时钟接收块，数据收发器块，相位检测块和相位信息发送器。 时钟接收块被配置为通过时钟信号线从存储器控制器接收时钟信号，并生成数据采样时钟信号和边沿采样时钟信号。 数据收发器模块被配置为通过数据信号线从存储器控制器接收数据信号。 相位检测块被配置为响应于数据采样时钟信号，边沿采样时钟信号和数据信号而产生相位信息。 相位信息发送器被配置为通过与数据信号线分离的相位信息信号线将相位信息发送到存储器控制器。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
    • 3. 发明授权
      US08725976B2 Method of optimizing data training in system including memory devices 有权
    • Method of optimizing data training in system including memory devices
    • 优化包括内存设备在内的系统数据训练的方法
    • US08725976B2
    • 2014-05-13
    • US12983509
    • 2011-01-03
    • Beom-Sig Cho , Jang-Seok Choi
    • Beom-Sig Cho , Jang-Seok Choi
    • G06F12/00 , G06F11/22
    • G06F15/18
    • In one embodiment, a method of performing data training in a system including a memory controller and at least a first memory device including a group of memory banks is disclosed. The method includes providing a plurality of enabling states for the group of memory banks, wherein each enabling state is different and for each enabling state a set of the memory banks of the group is enabled and any remaining of the memory banks of the group are not enabled. The method further includes performing a first data training procedure that includes a series of first data training operations for the first memory device, each data training operation being performed for a different one of the plurality of enabling states, generating a noise profile based on the series of first data training operations, statistically analyzing the noise profile to select a reference enabling state of the group of memory banks, and performing a second data training procedure for the first memory device using the reference enabling state. As a result, the operating speed and reliability of the system including the memory device may be improved.
    • 在一个实施例中，公开了一种在包括存储器控制器和包括一组存储器组的至少第一存储器件的系统中执行数据训练的方法。 该方法包括为存储器组组提供多个使能状态，其中每个使能状态不同，并且对于每个使能状态，组的存储体组的一组被使能，并且该组的存储体的任何剩余部分不是 启用 该方法还包括执行第一数据训练程序，该程序包括针对第一存储器设备的一系列第一数据训练操作，针对多个使能状态中的不同一个执行每个数据训练操作，基于该系列产生噪声分布 对第一数据训练操作进行统计分析，以便选择存储器组组的参考使能状态，以及使用参考使能状态对第一存储器件执行第二数据训练程序。 结果，可以提高包括存储装置的系统的操作速度和可靠性。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 7. 发明授权
      US08335291B2 Semiconductor device, a parallel interface system and methods thereof 有权
    • Semiconductor device, a parallel interface system and methods thereof
    • 半导体器件，并行接口系统及其方法
    • US08335291B2
    • 2012-12-18
    • US12929627
    • 2011-02-04
    • Seung-Jun Bae , Seong-Jin Jang , Beom-Sig Cho
    • Seung-Jun Bae , Seong-Jin Jang , Beom-Sig Cho
    • H04L7/00
    • G11C7/22 , H03K19/0966 , H04L7/0008 , H04L7/033 , H04L7/10
    • A semiconductor device, a parallel interface system and methods thereof are provided. The example semiconductor device may include a reference clock transmitting block generating a reference clock signal, a plurality of first transceiver blocks, each of the plurality of first transceiver blocks transmitting at least one parallel data bit signal based on one of a plurality of phase-controlled transmitting sampling clock signals and a per-pin deskew block controlling a phase of a transmitting sampling clock signal to generate the phase-controlled sampling clock signals for the respective plurality of transceiver blocks, the per-pin deskew block controlling the phase of each phase-controlled transmitting sampling clock signal based on a phase skew between a given training data bit signal, among a plurality of training data bit signals, corresponding to a given first transceiver block and the reference clock signal in a first operation mode, and based on phase skew information relating to a phase skew between a given parallel data bit signal of the at least one parallel data bit signal and the reference clock signal in a second operation mode. An example method may include reducing skew based on a comparison between a plurality of transmitted training data bit signals and a corresponding plurality of received training data bit signals in a first mode of operation and reducing skew based on received phase skew information relating to a phase skew difference between a reference signal and a parallel data bit signal in a second mode of operation.
    • 提供半导体器件，并行接口系统及其方法。 示例性半导体器件可以包括产生参考时钟信号的参考时钟发送块，多个第一收发器块，多个第一收发器块中的每一个基于多个相位控制的多个第一收发器块中的一个发送至少一个并行数据位信号 传输采样时钟信号和控制发射采样时钟信号的相位的每引脚偏移校正块，以产生相应的多个收发器模块的相位控制的采样时钟信号，每个引脚的去偏移块控制每个相位 - 基于相对于给定的第一收发器块的多个训练数据位信号中的给定训练数据位信号与第一操作模式中的参考时钟信号之间的相位偏移以及基于相位偏移的受控发送采样时钟信号 与至少一个并行数据的给定并行数据位信号之间的相位偏移有关的信息 在第二操作模式中的位信号和参考时钟信号。 示例性方法可以包括基于在第一操作模式中的多个发送的训练数据比特信号与对应的多个接收的训练数据比特信号之间的比较来减少偏斜，并且基于接收到的相位偏移相关的相位偏移信息减少偏斜 在第二操作模式中参考信号和并行数据位信号之间的差异。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 10. 发明授权
      US08780668B2 Semiconductor device, a parallel interface system and methods thereof 有权
    • Semiconductor device, a parallel interface system and methods thereof
    • 半导体器件，并行接口系统及其方法
    • US08780668B2
    • 2014-07-15
    • US13483719
    • 2012-05-30
    • Seung-Jun Bae , Seong-Jin Jang , Beom-Sig Cho
    • Seung-Jun Bae , Seong-Jin Jang , Beom-Sig Cho
    • G11C8/00
    • G11C7/22 , H03K19/0966 , H04L7/0008 , H04L7/033 , H04L7/10
    • A memory device includes a clock receiving block, a data transceiver block, a phase detection block, and a phase information transmitter. The clock receiving block is configured to receive a clock signal from a memory controller through a clock signal line and generate a data sampling clock signal and an edge sampling clock signal. The data transceiver block is configured to receive a data signal from the memory controller through a data signal line. The phase detection block is configured to generate phase information in response to the data sampling clock signal, the edge sampling clock signal and the data signal. The phase information transmitter is configured to transmit the phase information to the memory controller through a phase information signal line that is separate from the data signal line.
    • 存储器件包括时钟接收块，数据收发器块，相位检测块和相位信息发送器。 时钟接收块被配置为通过时钟信号线从存储器控制器接收时钟信号，并生成数据采样时钟信号和边沿采样时钟信号。 数据收发器模块被配置为通过数据信号线从存储器控制器接收数据信号。 相位检测块被配置为响应于数据采样时钟信号，边沿采样时钟信号和数据信号而产生相位信息。 相位信息发送器被配置为通过与数据信号线分离的相位信息信号线将相位信息发送到存储器控制器。
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