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1. 发明申请

US20110296136A1 Locking Entries Into Translation Lookaside Buffers 有权
标题翻译：将条目锁定到翻译后备缓冲区中
公开(公告)号：US20110296136A1
公开(公告)日：2011-12-01
申请号：US13197221
申请日：2011-08-03
申请人： Dennis M. O'Connor , Stephen J. Strazdus
发明人： Dennis M. O'Connor , Stephen J. Strazdus
IPC分类号： G06F12/10
CPC分类号： G06F12/1027 , G06F12/126
摘要： Two translation lookaside buffers may be provided for simpler operation in some embodiments. A hardware managed lookaside buffer may handle traditional operations. A software managed lookaside buffer may be particularly involved in locking particular translations. As a result, the software's job is made simpler since it has a relatively simpler, software managed translation lookaside buffer to manage for locking translations.
摘要翻译：为了在一些实施例中更简单的操作，可以提供两个翻译后备缓冲器。硬件管理的后备缓冲区可以处理传统操作。软件管理的后备缓冲器可能特别涉及锁定特定翻译。因此，软件的工作变得更简单，因为它具有相对简单的软件管理的翻译后备缓冲器来管理锁定翻译。

2. 发明授权

US06986023B2 Conditional execution of coprocessor instruction based on main processor arithmetic flags 有权
标题翻译：基于主处理器算术标志的协处理器指令的有条件执行
公开(公告)号：US06986023B2
公开(公告)日：2006-01-10
申请号：US10215756
申请日：2002-08-09
申请人： Nigel C. Paver , William T. Maghielse , Wing K. Yu , Jianwei Liu , Anthony Jebson , Kailesh B. Bavaria , Rupal M. Parikh , Deli Deng , Mukesh Patel , Mark Fullerton , Murli Ganeshan , Stephen J. Strazdus
发明人： Nigel C. Paver , William T. Maghielse , Wing K. Yu , Jianwei Liu , Anthony Jebson , Kailesh B. Bavaria , Rupal M. Parikh , Deli Deng , Mukesh Patel , Mark Fullerton , Murli Ganeshan , Stephen J. Strazdus
IPC分类号： G06F15/16
CPC分类号： G06F9/30181 , G06F9/30014 , G06F9/30032 , G06F9/30036 , G06F9/30072 , G06F9/30094 , G06F9/30101 , G06F9/30112 , G06F9/30145 , G06F9/3816 , G06F9/3824 , G06F9/3842 , G06F9/3877 , G06F9/3879 , G06F9/3885
摘要： A processor-based system may include a main processor and a coprocessor. The coprocessor handles instructions that include opcodes specifying a data processing operation to be performed by the coprocessor and a coprocessor identification field for identifying a target coprocessor for coprocessor instructions. Two bits indicate one of four data sizes including a byte (8 bits), a half word (16 bits), a word (32 bits), and a double word (64 bits). Two other bits indicate a saturation type.
摘要翻译：基于处理器的系统可以包括主处理器和协处理器。协处理器处理包括指定要由协处理器执行的数据处理操作的操作码的指令和用于识别用于协处理器指令的目标协处理器的协处理器标识字段。两位表示四个数据大小之一，包括一个字节（8位），一个半字（16位），一个字（32位）和一个双字（64位）。另外两个位表示饱和类型。

3. 发明授权

US08533395B2 Moveable locked lines in a multi-level cache 有权
标题翻译：多级缓存中的可移动锁定行
公开(公告)号：US08533395B2
公开(公告)日：2013-09-10
申请号：US11361228
申请日：2006-02-24
申请人： Dennis M. O'Connor , Michael W. Morrow , Stephen J. Strazdus
发明人： Dennis M. O'Connor , Michael W. Morrow , Stephen J. Strazdus
IPC分类号： G06F12/14
CPC分类号： G06F12/0811 , G06F12/0871 , G06F12/0888 , G06F12/126 , G06F12/128
摘要： A processor includes a multi-level cache hierarchy where a lock property is associated with a cache line. The cache line retains the lock property and may move back and forth within the cache hierarchy. The cache line may be evicted from the cache hierarchy after the lock property is removed.
摘要翻译：处理器包括多级缓存层级，其中锁属性与高速缓存线相关联。缓存行保留锁定属性，并且可以在缓存层次结构内来回移动。在锁定属性被删除后，缓存行可以从缓存层次结构中逐出。

4. 发明授权

US06912644B1 Method and apparatus to steer memory access operations in a virtual memory system 有权
标题翻译：在虚拟存储器系统中控制存储器访问操作的方法和装置
公开(公告)号：US06912644B1
公开(公告)日：2005-06-28
申请号：US10383082
申请日：2003-03-06
申请人： Dennis M. O'Connor , Stephen J. Strazdus
发明人： Dennis M. O'Connor , Stephen J. Strazdus
IPC分类号： G06F12/10 , G06F13/16
CPC分类号： G06F12/1027
摘要： A memory management unit (MMU) includes a translation look-aside buffer (TLB) that stores memory access steering data within corresponding TLB entries for use in steering memory access operations.
摘要翻译：存储器管理单元（MMU）包括翻译后备缓冲器（TLB），其存储用于指导存储器访问操作的相应TLB条目内的存储器访问转向数据。

5. 发明授权

US5630102A In-circuit-emulation event management system 失效
标题翻译：在线仿真事件管理系统
公开(公告)号：US5630102A
公开(公告)日：1997-05-13
申请号：US359057
申请日：1994-12-19
申请人： Thomas M. Johnson , Aravindh Bakthavathsalu , Richard Brunner , Eliot Garbus , Byron Gillespie , Stephen J. Strazdus
发明人： Thomas M. Johnson , Aravindh Bakthavathsalu , Richard Brunner , Eliot Garbus , Byron Gillespie , Stephen J. Strazdus
IPC分类号： G06F11/36 , G06F9/455
CPC分类号： G06F11/3656
摘要： A microprocessor system utilizing an in-circuit emulator (ICE) to aid in testing and debugging by an external emulator. The microprocessor operates in two modes. One mode is emulation mode in which the microprocessor outputs trace information for allowing the emulator to reconstruct microprocessor execution, and the other mode is interrogation mode where the microprocessor ceases emulation mode, and allows the emulator to modify the state of the microprocessor or interrogate it. An ICEBRK signal is provided on the microprocessor to better handle transition from emulation to interrogation mode. An address mark counter and generator is provided to force the microprocessor to automatically issue an address mark message which includes the location of the microprocessor's instruction pointer. An AMCTRL bit may be further provided to allow a human user to selectively inhibit the issuance of an address mark. An ICELOCK signal is provided on the microprocessor to control the writing of control registers during hardware and software initialization that the microprocessor performs. A MSGFRM signal is provided to aid the emulator in capturing trace information generated at high frequencies (in excess of 40 MHz).
摘要翻译：利用在线仿真器（ICE）的微处理器系统可以帮助外部仿真器进行测试和调试。微处理器工作在两种模式。一种模式是仿真模式，其中微处理器输出用于允许仿真器重构微处理器执行的跟踪信息，另一种模式是询问模式，其中微处理器停止仿真模式，并允许仿真器修改微处理器的状态或询问它。在微处理器上提供了一个+ E，ovs ICEBRK + EE信号，以更好地处理从仿真到询问模式的转换。提供地址标记计数器和发生器以迫使微处理器自动发出包括微处理器指令指针位置的地址标记消息。可以进一步提供AMCTRL位以允许人类用户选择性地禁止发出地址标记。在微处理器上提供了一个+ E，ovs ICELOCK + EE信号，以控制微处理器执行的硬件和软件初始化期间控制寄存器的写入。提供A + E，ovs MSGFRM + EE信号以帮助仿真器捕获在高频（超过40 MHz）下生成的跟踪信息。

6. 发明授权

US08171200B1 Serially indexing a cache memory 有权
标题翻译：连续索引缓存内存
公开(公告)号：US08171200B1
公开(公告)日：2012-05-01
申请号：US12942212
申请日：2010-11-09
申请人： Dennis O'Connor , Stephen J. Strazdus
发明人： Dennis O'Connor , Stephen J. Strazdus
IPC分类号： G06F12/08
CPC分类号： G06F12/1027 , G06F12/0864 , G06F2212/652 , Y02D10/13
摘要： A method includes indexing a translation table stored in memory with a first index of a virtual address corresponding to a first memory region size by querying the translation table at first locations associated with the first index. Indexing the translation table with a second index of the virtual address corresponding to a second memory region size by querying the translation table at second locations associated with the second index. The translation table includes translations for mapping address tags of the virtual address to physical addresses. The first index is different than the second index, and the first memory region size is different than the second memory region size.
摘要翻译：一种方法包括通过在与第一索引相关联的第一位置处查询翻译表来索引存储在存储器中的具有与第一存储器区域大小相对应的虚拟地址的第一索引的翻译表。通过在与第二索引相关联的第二位置处查询翻译表来索引具有与第二存储器区域大小对应的虚拟地址的第二索引的翻译表。翻译表包括将虚拟地址的地址标签映射到物理地址的转换。第一索引与第二索引不同，第一存储区大小不同于第二存储区大小。

7. 发明授权

US07831760B1 Serially indexing a cache memory 有权
标题翻译：连续索引缓存内存
公开(公告)号：US07831760B1
公开(公告)日：2010-11-09
申请号：US12342221
申请日：2008-12-23
申请人： Dennis M. O'Connor , Stephen J. Strazdus
发明人： Dennis M. O'Connor , Stephen J. Strazdus
IPC分类号： G06F12/08
CPC分类号： G06F12/1027 , G06F12/0864 , G06F2212/652 , Y02D10/13
摘要： A method includes indexing a translation table stored in memory with a first index of a virtual address corresponding to a first memory region size by querying the translation table at first locations associated with the first index. Indexing the translation table with a second index of the virtual address corresponding to a second memory region size by querying the translation table at second locations associated with the second index. The translation table includes translations for mapping address tags of the virtual address to physical addresses. The first index is different than the second index, and the first memory region size is different than the second memory region size.
摘要翻译：一种方法包括通过在与第一索引相关联的第一位置处查询翻译表来索引存储在存储器中的具有与第一存储器区域大小相对应的虚拟地址的第一索引的翻译表。通过在与第二索引相关联的第二位置处查询翻译表来索引具有与第二存储器区域大小对应的虚拟地址的第二索引的翻译表。翻译表包括将虚拟地址的地址标签映射到物理地址的转换。第一索引与第二索引不同，第一存储区大小不同于第二存储区大小。

8. 发明授权

US09842058B2 Locking entries into translation lookaside buffers 有权
公开(公告)号：US09842058B2
公开(公告)日：2017-12-12
申请号：US13197221
申请日：2011-08-03
申请人： Dennis M. O'Connor , Stephen J. Strazdus
发明人： Dennis M. O'Connor , Stephen J. Strazdus
IPC分类号： G06F12/02 , G06F12/1027 , G06F12/126
CPC分类号： G06F12/1027 , G06F12/126
摘要： Two translation lookaside buffers may be provided for simpler operation in some embodiments. A hardware managed lookaside buffer may handle traditional operations. A software managed lookaside buffer may be particularly involved in locking particular translations. As a result, the software's job is made simpler since it has a relatively simpler, software managed translation lookaside buffer to manage for locking translations.

9. 发明授权

US07475219B2 Serially indexing a cache memory 有权
标题翻译：连续索引缓存内存
公开(公告)号：US07475219B2
公开(公告)日：2009-01-06
申请号：US10927682
申请日：2004-08-27
申请人： Dennis M. O'Connor , Stephen J. Strazdus
发明人： Dennis M. O'Connor , Stephen J. Strazdus
IPC分类号： G06F12/08
CPC分类号： G06F12/1027 , G06F12/0864 , G06F2212/652 , Y02D10/13
摘要： In one embodiment, the present invention includes a method of accessing a cache memory to determine whether requested data is present. In this embodiment, the method may include indexing a cache with a first index corresponding to a first memory region size, and indexing the cache with a second index corresponding to a second memory region size. The second index may be used if the requested data is not found using the first index.
摘要翻译：在一个实施例中，本发明包括访问高速缓冲存储器以确定所请求的数据是否存在的方法。在该实施例中，该方法可以包括用对应于第一存储器区域大小的第一索引来索引高速缓存，并且以对应于第二存储器区域大小的第二索引对高速缓存进行索引。如果使用第一个索引找不到请求的数据，则可以使用第二个索引。

10. 发明授权

US06976117B2 Snoopy virtual level 1 cache tag 有权
标题翻译： Snoopy虚拟1级缓存标签
公开(公告)号：US06976117B2
公开(公告)日：2005-12-13
申请号：US10218853
申请日：2002-08-13
申请人： Lawrence T. Clark , Dan W. Patterson , Stephen J. Strazdus
发明人： Lawrence T. Clark , Dan W. Patterson , Stephen J. Strazdus
IPC分类号： G06F12/00 , G06F12/08 , G06F12/10
CPC分类号： G06F12/1045
摘要： A processor system having cache array for storing virtual tag information and physical tag information and corresponding comparators associated with the array to determine cache-hits. Information from the virtual tag array and the physical tag array may be accessed together.
摘要翻译：具有用于存储虚拟标签信息和物理标签信息的高速缓存阵列的处理器系统以及与该阵列相关联的对应的比较器以确定高速缓存命中。可以一起访问来自虚拟标签阵列和物理标签阵列的信息。

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