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三维堆叠式神经元装置及制备方法

阅读：1072发布：2021-02-26

IPRDB可以提供三维堆叠式神经元装置及制备方法专利检索，专利查询，专利分析的服务。并且本发明主要涉及到神经网络的电子元器件结构，尤其是基于提供高集成度和降低制造成本而提出了一种基于相变存储技术的三维堆叠式人工神经网络芯片装置结构及其制备方法，以实现神经元功能。，下面是三维堆叠式神经元装置及制备方法专利的具体信息内容。

权利要求

1.一种三维堆叠式神经元装置，其特征在于，包括：

至少一个神经元单元；

至少一个神经突触单元堆叠于神经元单元之上。

2.根据权利要求1所述的三维堆叠式神经元装置，其特征在于，每个所述神经元单元均包括：一个衬底和位于该衬底之上的一个神经元器件层；以及

一个位于所述神经元器件层之上的互连层。

3.根据权利要求2所述的三维堆叠式神经元装置，其特征在于，所述衬底为单晶硅衬底、多晶硅衬底、玻璃衬底、塑料衬底或绝缘体上硅衬底。

4.根据权利要求2所述的三维堆叠式神经元装置，其特征在于，所述神经元器件层包含的神经元电路具有多个晶体管，在神经元单元具有的互连层中设置有通过互联线耦合到晶体管各电极的多个接触端子，用作晶体管的电极导出到神经元单元外部的连接端口。

5.根据权利要求1所述的三维堆叠式神经元装置，其特征在于，每个所述神经突触单元均包括：一个相变存储单元层和支撑相变存储单元层的一个存储单元选通层；以及一个位于相变存储单元层之上的互连层。

6.根据权利要求5所述的三维堆叠式神经元装置，其特征在于，所述相变存储单元层包含有相变存储单元阵列，所述存储单元选通层中设置有多个选通开关；

其中，每个所述选通开关均对应与一个相变存储单元串联。

7.根据权利要求6所述的三维堆叠式神经元装置，其特征在于，神经突触单元具有的互连层中设置有通过互联线耦合到相变存储单元上、下电极的接触端子，以用作各相变存储单元的各电极导出到神经突触单元外部的连接端口。

8.根据权利要求1所述的三维堆叠式神经元装置，其特征在于，所述神经突触单元具有的存储单元籍由第一类型的脉冲信号触发转换成第一状态以及籍由第二类型的脉冲信号触发转换成第二状态。

9.根据权利要求8所述的三维堆叠式神经元装置，其特征在于，多个存储单元各自分别在第一、第二状态之间切换所表征的一个逻辑信号组传输给所述神经元单元，所述神经元单元对逻辑信号组进行权重计算产生脉冲序列串输出。

10.根据权利要求1所述的三维堆叠式神经元装置，其特征在于，由一个神经元单元之上堆叠一个或多个神经突触单元形成一个复合神经元器件，所述三维堆叠式神经元装置包含多个堆叠并且键合在一起的复合神经元器件。

11.一种三维堆叠式神经元装置的制备方法，其特征在于，包括以下步骤：在一个神经元单元之上堆叠至少一个神经突触单元；

其中制备神经元单元包括在一个衬底之上形成一个神经元器件层，并在神经元器件层之上再形成一个互连层；以及其中制备神经突触单元包括在一个存储单元选通层的上方形成一个相变存储单元层，并在相变存储单元层之上再形成另一个互连层。

12.根据权利要求11所述的方法，其特征在于，所述方法还包括：由一个神经元单元之上堆叠一个或多个神经突触单元形成一个复合神经元器件；以及在一个复合神经元器件上再堆叠并键合一个或多个复合神经元器件。

说明书全文

三维堆叠式神经元装置及制备方法

技术领域

[0001] 本发明主要涉及到神经网络的电子元器件结构，尤其是基于提供高集成度和降低制造成本而提出了一种基于相变存储技术的三维堆叠式人工神经网络芯片装置结构及其制备方法，以实现神经元功能。

背景技术

[0002] 生物学尤其是脑科学一直都在长足发展，在大脑的工作机制方面，无论是实验还是理论都普遍接受的一种观点是，大脑在感官、运动、感知方面发挥着举足轻重的作用，处理信息的过程通过大规模互相连接的神经元实现。神经元之间会互相发送并接收信息，信息在真实的生物神经元中通过神经元发出的脉冲实施。而脉冲序列与神经元的信息处理相关。依据该等理论，当前大部分相关领域的研究集中在对大规模脉冲神经网络的仿真和模拟方面，脉冲神经网络就是通过模拟真实生物神经元收发脉冲来实现大脑运作分析，以实现类神经元功能，譬如包括记忆、开关切换、计算等相关功能。

[0003] 人工神经网络芯片将打破现在基于冯·诺依曼计算机架构的微处理器芯片的限制，开发出一个全新的、可学习的、可扩展的、高效的计算机架构。基于神经网络芯片可实现类人脑的功能，其比目前的微处理器芯片具有更强大的功能和更低的功耗。在当前已经有一部分杰出的成果面世，如2013年美国高通公司Qualcomm演示了脑启发计算的ZEROTH神经网络芯片，2014年美国IBM公司演示了含有100万个可编程神经元、2.56亿个可编程突触，每消耗一焦耳的能量，可进行460亿突触运算的神经网络芯片。但目前的神经网络芯片都基于传统的CMOS工艺技术，如IBM的芯片采用的是28nm的CMOS技术。虽然随着CMOS技术的进一步发展，可以进一步提高神经网络芯片的集成度，使其更接近人脑，但与人脑的差距还相当的大。而且目前的神经网络芯片其内置存储器均采用SRAM静态存储器，掉电后数据会消失，不能实现仿生记忆功能。

发明内容

[0004] 为了解决上述技术问题，本申请提供了一种三维堆叠式神经元装置，包括：

[0005] 至少一个神经元单元；

[0006] 至少一个神经突触单元堆叠于神经元单元之上。

[0007] 作为一个优选的实施例，上述的三维堆叠式神经元装置中，每个所述神经元单元均包括：

[0008] 一个衬底和位于该衬底之上的一个神经元器件层；以及

[0009] 一个位于所述神经元器件层之上的互连层。

[0010] 作为一个优选的实施例，上述的三维堆叠式神经元装置中：

[0011] 所述衬底为单晶硅衬底、多晶硅衬底、玻璃衬底、塑料衬底或绝缘体上硅衬底。

[0012] 作为一个优选的实施例，上述的三维堆叠式神经元装置中：

[0013] 所述神经元器件层包含的神经元电路具有多个晶体管，在神经元单元具有的互连层中设置有通过互联线耦合到晶体管各电极的多个接触端子，用作晶体管的电极导出到神经元单元外部的连接端口。

[0014] 作为一个优选的实施例，上述的三维堆叠式神经元装置中，每个所述神经突触单元均包括：

[0015] 一个相变存储单元层和支撑相变存储单元层的一个存储单元选通层；以及[0016] 一个位于相变存储单元层之上的互连层。

[0017] 作为一个优选的实施例，上述的三维堆叠式神经元装置中：

[0018] 所述相变存储单元层包含有相变存储单元阵列，所述存储单元选通层中设置有多个选通开关；

[0019] 其中，每个所述选通开关均对应与一个相变存储单元串联。

[0020] 作为一个优选的实施例，上述的三维堆叠式神经元装置中：

[0021] 神经突触单元具有的互连层中设置有通过互联线耦合到相变存储单元上、下电极的接触端子，以用作各相变存储单元的各电极导出到神经突触单元外部的连接端口。

[0022] 作为一个优选的实施例，上述的三维堆叠式神经元装置中：

[0023] 所述神经突触单元具有的存储单元籍由第一类型的脉冲信号触发转换成第一状态以及籍由第二类型的脉冲信号触发转换成第二状态。

[0024] 作为一个优选的实施例，上述的三维堆叠式神经元装置中：

[0025] 多个存储单元各自分别在第一、第二状态之间切换所表征的一个逻辑信号组传输给所述神经元单元，所述神经元单元对逻辑信号组进行权重计算产生脉冲序列串输出。

[0026] 作为一个优选的实施例，上述的三维堆叠式神经元装置中：

[0027] 由一个神经元单元之上堆叠一个或多个神经突触单元形成一个复合神经元器件，所述三维堆叠式神经元装置包含多个堆叠并且键合在一起的复合神经元器件。

[0028] 本申请还提供了一种三维堆叠式神经元装置的制备方法，包括以下步骤：

[0029] 在一个神经元单元之上堆叠至少一个神经突触单元；

[0030] 其中制备神经元单元包括在一个衬底之上形成一个神经元器件层，并在神经元器件层之上再形成一个互连层；以及

[0031] 其中制备神经突触单元包括在一个存储单元选通层的上方形成一个相变存储单元层，并在相变存储单元层之上再形成另一个互连层。

[0032] 作为一个优选的实施例，上述的三维堆叠式神经元装置的制备方法还包括：

[0033] 由一个神经元单元之上堆叠一个或多个神经突触单元形成一个复合神经元器件；以及

[0034] 在一个复合神经元器件上再堆叠并键合一个或多个复合神经元器件。

附图说明

[0035] 阅读以下详细说明并参照以下附图之后，本发明的特征和优势将显而易见：

[0036] 图1展示了本发明涉及的三维堆叠式神经元装置；

[0037] 图2示范性地展示了神经元器件所涉的CMOS范例；

[0038] 图3示范性地展示了神经突触单元所涉的相变存储器范例；

[0039] 图4本发明涉及的三维堆叠式神经元器的另一个实施例。

具体实施方式

[0040] 参见图1，在本发明的一个可选实施例中，提供了一种三维堆叠式神经元装置，包括至少一个神经元单元201和一个或多个神经突触单元202堆叠于神经元单元之上。较佳的但非限制性的，神经元单元201、神经突触单元202为平板状的形貌。每个神经元单元201均包括一个衬底101以及位于衬底101之上的一个神经元器件层102，和包括一个位于神经元器件层102之上的互连层103，其中互连层103可称第一互连层，这三者从下至上依次层叠并键合。作为示范但非限制，譬如衬底101可以为单晶硅衬底、多晶硅衬底、玻璃衬底、塑料衬底、绝缘体上硅衬底SOI等类似的多种衬底中任意选其一。每个神经突触单元202均包括一个相变存储单元层112以及支撑相变存储单元层112的一个存储单元选通层或相变存储单元开关层111，和包括一个位于相变存储单元层112之上的互连层113，存储单元选通层111、相变存储单元层112和互连层113这三者从下至上依次层叠并键合，其中互连层113可称第二互连层。

[0041] 在传统采用相变技术的常规电子器件中，会在上电极和下电极之间设置相变材料，而且设置下电极可对相变材料加热来迫使相变材料在非晶态和晶态相位之间改变，从而进一步来改变相变材料的阻值，实现在高电阻值和低电阻值之间切换。本发明下文提及的相变存储器也可以利用到这一特性。相变存储单元层112包含了诸如锗锑碲、硅锑碲、铝锑碲等可选相变材料，并具有相变存储单元阵列，对含有相变材料的相变存储单元实施操作时，可施加比相转变电压略小但速度更快的脉冲，相变存储单元的电阻值发生小幅度的降低，但是连续的若干相同的脉冲施加于相变存储单元时，它的电阻值会逐步降低，只要脉冲数量达到预期值则会促使电阻值突然降低，则相变存储单元的电阻值进入低阻值状态。人或哺乳动物的脑部神经元收到外部刺激也会产生相应的响应，外部刺激达到一定程度就会兴奋，而且这种兴奋可以传递给周围的其他神经元。在一个可选实施例中，我们定义神经突触单元202之中相变存储单元层112具有的存储单元籍由第一类型的脉冲信号例如恢复脉冲触发转换成第一状态(高阻值状态)，也可以表征为类似于神经元的正常态，以及籍由第二类型的脉冲信号例如刺激脉冲触发转换成第二状态(低阻值状态)，也可以表征为类似于神经元的兴奋态，这里恢复脉冲譬如是幅度大于恢复阈值的脉冲电压而刺激脉冲是幅度大于刺激阈值的脉冲电压。

[0042] 为了阐明相变存储单元在高阻值、低阻值之间切换而产生不同逻辑信号方式，在图3中示范性的展示了一种范例，但应当知道，这只不过是更容易的让读者理解和阅读本文，该范例不构成任何形式上的限制。相变存储器135与选通晶体管136串联，当驱动电路138和解码电路输出高电平到选通晶体管136的控制端的字线上时，因为相变存储器135具有不同的阻值，所以在高阻值、低阻值之间切换会导致选通晶体管136一端的节点380处的电位产生变化，只要将节点380处的电位与一个参考电压VREF输入到比较器137的两个输入端进行比较，就会在比较器137的输出端产生逻辑高或低的逻辑信号。另外，虽然图中未示意出，其实相变存储单元层112还可以包括绝缘物围绕在每个相变存储单元周围作为隔离，而且神经突触单元202具有的互连层113所具有绝缘物或介质层中设置有金属互联线以及一些金属接触端子，这些端子可以耦合到相变存储单元的上、下电极，并且接触端子用作各相变存储单元的各电极导出到神经突触单元202外部的连接端口，而且相变存储单元层112中的不同相变存储单元可以利用互连层113中埋设的互联线而互相电性连接，使得信号可以在不同相变存储单元之间传递和通讯。

[0043] 为了避免本领域的技术人员无法理解神经元器件层102为何物，在图2中示范性的展示了一种范例来阐明神经元器件层102可以包含的神经元电路，但应当知道，这只不过是更容易的让读者理解和阅读本文，该范例不构成任何形式上的限制并且可以被相同功能的电路予以替代。通常半导体材质的神经元器件层102通过常规的晶体管制备工艺而包含有神经元电路，神经元电路具有多个晶体管，如碳纳米管、金属氧化物半导体场效应晶体管、双极型晶体管、薄膜晶体管、聚合物场效应管等。在图2不构成限制的可选神经元电路中，设置有多个并联的P型MOS管SP1、SP2、……SPK，这些MOS管的源极对应分别一一输入电压脉冲信号V1、V2、……VK。因为相变存储单元在高、低电阻状态之间切换所表征的信号其实是二进制电压信号，多个相变存储单元各自状态集合成一个逻辑信号组，逻辑信号组可以传输给神经元单元201的神经元电路进行响应和计算。例如，图2的神经元电路对电压脉冲信号V1、V2、……VK进行权重计算，P型MOS管SP1、SP2、……SPK的漏极共同与N型的MOS晶体管SN的漏极连接在节点180处，而晶体管SN与一个积分电容CS并联在节点180和接地端之间，一系列例如偶数的反相器1NV1、INV2、……INVN连接在节点180和节点280之间，首个反相器的输入端连接到节点180，相邻的前一个反相器的输出端连接到后一个反相器的输入端，在最后一个反相器的输出端的节点280处产生脉冲序列串输出，并且节点280处产生的脉冲序列串信号还反馈给各个PMOS晶体管SP1、SP2、……SPK和晶体管SN各自的栅极控制端。晶体管SP1、SP2、……SPK源极输入的信号转换成电流进行加权求和，对电容CS充电至其电荷积累到触发首个反相器产生反向信号而导致整个反相器电路在节点280输出脉冲序列串信号。

[0044] 另外，在神经元单元202具有的互连层113中所具有绝缘物或介质层中设置有金属互联线以及一些金属接触端子，这些互联线或端子可以与神经突触单元202中的相变存储单元互连，例如这些互联线或端子耦合到神经元器件层102中不同晶体管各电极以用作晶体管的电极导出到神经元单元外部的连接端口，并且神经元器件层102中不同可以利用互连层103中埋设的互联线而互相电性连接，使得信号可以在不同晶体管或者在由晶体管组成的不同功能模块之间传递和通讯。

[0045] 此外，存储单元选通层111的绝缘层中设置有多个选通开关，例如基于硫族系的化合物的双向阈值开关OTS，选通开关具有一个第一端和一个第二端及具有一个控制端，施加例如电压或电流的控制信号给控制端可以调节第一端和第二端之间的硫族系化合物材料的电导率，选通开关与相变存储器串联可以实现对相变存储器的选择性的选通，以及选通开关的连接端口还可以耦合到互连层103中埋设的互联线或接触端子，使得相变存储器可以电性连接到神经元器件层102中的神经元电路及其晶体管。

[0046] 在图4的实施例中，由一个神经元单元201之上堆叠一个或多个神经突触单元202形成一个复合神经元器件，则三维堆叠式神经元装置包含多个堆叠并且键合在一起的复合神经元器件。因此，本发明还提供一种三维堆叠式神经元装置的制备方法，其特征在于，包括以下步骤：在一个神经元单元201堆叠至少一个神经突触单元202，其中制备神经元单元201的步骤包括在一个衬底101之上形成一个神经元器件层102，并在神经元器件层102之上再形成一个互连层103；以及其中制备神经突触单元202的步骤包括在一个存储单元选通层111的上方形成一个相变存储单元层112，并再在相变存储单元层111之上形成另一个互连层113。在另一些实施例中，也可以由在一个神经元单元201之上堆叠一个或多个神经突触单元202将它们键合在一起形成一个复合神经元器件，该方法进一步还包含在一个复合神经元器件上再堆叠并键合一个或多个其他的复合神经元器件。

[0047] 值得注意的是，虽然图中未特意标注，在常规技术中上述的神经元器件层102、互连层103、存储单元选通层111、相变存储单元层112、互连层113应当还包括半导体材料或介质或者绝缘物，半导体材料用于形成晶体管，绝缘物等将存储单元以及金属互联线、金属接触端子包覆作为物理支撑或者隔离所用，鉴于本领域的技术人员对此较为熟知而本发明在附图中予以省略。

[0048] 本发明在上文揭示的基于相变存储技术的三维堆叠人工神经网络芯片中，采用薄膜晶体管、碳纳米管、石墨烯晶体管等可超高密度集成的晶体管技术制备神经元单元电路，采用三维可堆叠的开关材料和相变材料在神经元电路的上方制备神经突触单元，实现神经元单元电路与非挥发长记忆的突触单元的极高密度集成。本发明提出的神经元单元电路的制备技术和神经突触单元的制备方法同时可以降低对单元器件的良率要求，实现人工神经网络芯片的特点与制备工艺的互补。可实现教现有技术2到3个量级以上集成度的提高。

[0049] 经过以上实施步骤可形成基于相变存储技术的三维堆叠人工神经网络芯片结构，该结构具有以下优点：

[0050] 1、神经元器件的制备采用可采用极高密度集成的材料和技术，如碳纳米管、薄膜晶体管等。虽然此类器件缺陷比较多，难以达到目前基于单晶硅的先进CMOS器件的良率。但由于此结构用于人工神经网络芯片，有缺陷的神经元可以废弃，并不会影响芯片的功能，神经元的规模是芯片功能和性能的关键。

[0051] 2、相变神经突触单元的制备采用可三维堆叠的相变存储技术，可以实现极大规模的神经突触单元。一个神经元可对应大量的神经突触单元。且相变存储单元具有非挥发的特点，可以实现长程的记忆功能。

[0052] 因此，本发明提出的基于相变存储技术的三维堆叠人工神经网络芯片结构可实现较之现有技术而提升2到3个数量级以上的集成度，可以极大的提高目前人工神经网络芯片的功能和性能，且对制造工艺的要求较低。

[0053] 以上，通过说明和附图，给出了具体实施方式的特定结构的典型实施例，上述发明提出了现有的较佳实施例，但这些内容并不作为局限。对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。

标题	发布/更新时间	阅读量
人工神经网络运算电路-专利编号CN107862380A	2020-05-13	1118
人工神经网络-专利编号CN103927583B	2020-05-11	853
人工神经网络-专利编号CN1846218A	2020-05-13	916
人工神经网络-专利编号CN103927583A	2020-05-12	140
人工神经网络-专利编号CN110892423A	2020-05-11	1040
一种人工神经网络算法-专利编号CN106372724A	2020-05-13	943
人工神经网络-专利编号CN109564633A	2020-05-12	250
人工神经网络-专利编号CN109416760A	2020-05-12	433
人工神经网络-专利编号CN110121723A	2020-05-11	510
人工神经网络-专利编号CN110309905A	2020-05-11	526

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