如图1内所示，液晶显示器(Liquid crystal display，LCD)装置1具有一显示面板100其上具有多个像素10所构成的显示矩阵。每一像素都包含多个子像素，通常为红(Red，R)、绿(Green，G)和蓝(Blue，B)三原色。像素10的矩阵以行列方式组织排列，并且使用多条栅极线选择或启动列内的像素以及使用多条数据线提供数据给行内的像素。因此，LCD显示装置1一般具有栅极驱动器300来提供栅极线所需的栅极驱动信号，以及数据驱动器200来提供数据信号给数据线。 
在某些LCD面板，每一子像素都具有两个子像素区段。如图2内所示，在同一列内的每一像素10具有两个红色子像素区段12a、12b、两个绿色子像素区段14a、14b以及两个蓝色子像素区段16a、16b。当其中一个子像素区段藉由一条栅极线内的栅极驱动信号选取或开启时，另一个子像素区段则是藉由结合两条栅极线内的栅极驱动信号来进行选取或开启。如图2所说明，利用列1的栅极线G1内的栅极驱动信号选取子像素区段12b，利用栅极线G1结合列2栅极线G2的栅极驱动信号来选择子像素区段12a。数据线D1、D2、D3的数据信号只提供至子像素区段12b、14b和16b。一列子像素区段12a的电极连接至下一列子像素区段12b的电极，一列子像素区段14a的电极连接至下一列子像素区段14b的电极，一列子像素区段16a的电极连接至下一列子像素区段16b的电极。 
在这种LCD面板内，每一栅极线内的栅极驱动信号如图3所示包含前脉冲和后脉冲。 
如第3图所示，后脉冲为前脉冲的两倍长。栅极线G2内的前脉冲与栅极 线G1的后脉冲的前半段相重叠，列3内栅极线G3的前脉冲与栅极线G2后脉冲的前半段相重叠，以此类推。藉由将数据线D1、D2等的数据信号进行特殊波形设计来改善液晶显示器的色偏现象，来增进视觉效果。 

本发明提供栅极驱动器。栅极驱动器用于提供栅极驱动信号给液晶显示器(LCD)面板的栅极线，尤其是，每一栅极线内的栅极驱动信号包含前脉冲和后脉冲。栅极驱动信号对于使用多切换架构的LCD面板特别有用。本发明使用例如矩阵上栅极(Gate-on-array，GOA)电路来实施多切换波形。 
因此，本发明的第一态样为用于产生一单一脉冲的电子电路，该脉冲包含根据一参考电压产生彼此未重叠的一前脉冲和一后脉冲，该电路包含： 
一前脉冲产生部，用于产生该前脉冲；以及 
一后脉冲产生部，用于产生该后脉冲，其中 
该前脉冲产生部经配置以接收一前开始脉冲和一系列的第一频率信号，该前脉冲产生部包含： 
一第一拉高电路，用于提供一第一信号来响应该前开始脉冲，其中该第一信号具有一第一状态，该第一状态是根据该参考电压决定； 
一第二拉高电路，将该第一信号维持在该第一状态内；以及 
一第一拉低电路，用于提供一第二信号来响应该第一信号，其中当该第一信号在该第一状态内，该第二信号根据该参考电压而位在一拉低状态内，其中该第二拉高电路更经配置以接收该第一频率信号，以便提供该前脉冲来响应该第一频率信号，而该第二信号在该拉低状态内；以及其中 
该后脉冲产生部经配置以接收一后开始脉冲和一系列的第二频率信号，该后脉冲产生部包含： 
一第一拉高电路，用于提供一第一信号来响应该后开始脉冲，其中该第一信号具有一第一状态，该第一状态是根据该参考电压决定； 
一第二拉高电路，将该第一信号维持在该第一状态内；以及 
一第一拉低电路，用于提供一第二信号来响应该第一信号，其中当该第一信号在该第一状态内，该第二信号根据该参考电压而位在一拉低状态内，且该第二拉高电路更经配置以接收该第二频率信号，以便提供该后脉冲来响应该第 二频率信号，而该第二信号在该拉低状态内。 
该前脉冲产生部另包含： 
一第二拉低电路，经配置以接收该前脉冲产生部的该第二信号，其中该拉高电路串联至该第二拉低电路，使得只有当该第二信号位于该拉低状态下才会提供该前脉冲来响应该第一频率信号。 
该后脉冲产生部另包含： 
一第二拉低电路，经配置以接收该后脉冲产生部的该第二信号，其中该拉高电路串联至该第二拉低电路，使得只有当该第二信号位于该拉低状态下才会提供该后脉冲来响应该第二频率信号。 
根据本发明，该前脉冲具有等于一频率周期的一脉冲长度，该前脉冲具有一领先边缘，并且该前开始脉冲具有领先一第二边缘的一第一边缘，其中该前脉冲的该领先边缘落后该前开始脉冲的该第一边缘二脉冲长度，以及 
该后脉冲具有一领先边缘并且该后开始脉冲具有领先一第二边缘的一第一边缘，其中该后开始脉冲的该第一边缘落后该前开始脉冲的该第一边缘二脉冲长度，该后脉冲的该领先边缘落后该后开始脉冲的该第一边缘二脉冲长度。 
根据本发明，该前脉冲产生部内该第一拉高电路包含一切换元件，该元件具有一控制端，其操作性连接至一第一切换端来接收该前开始脉冲，以及连接至一第二切换端来提供该前脉冲产生部的该第一信号；以及该后脉冲产生部内该第一拉高电路包含一切换元件，该元件具有一控制端，其操作性连接至一第一切换端来接收该后开始脉冲，以及连接至一第二切换端来提供该后脉冲产生部的该第一信号。 
根据本发明，该前脉冲产生部内该第二拉高电路包含一切换元件，该元件具有一控制端，经配置以接收该前脉冲产生部的该第一信号、一第一切换端，经配置以接收该第一频率信号以及一第二切换端用来在第一节点上提供该前脉冲；以及其中 
该后脉冲产生部内该第二拉高电路包含一切换元件，该元件具有一控制端，经配置以接收该后脉冲产生部的该第一信号、一第一切换端，经配置以接收该第二频率信号以及一第二切换端用来在一第二节点上提供该后脉冲，其中该第一节点操作性连接至该第二节点来提供该前脉冲与该后脉冲。 
根据本发明，该前脉冲产生部内该第一拉低电路包含： 
一电容器，其具有一第一电容器端，经配置以接收该第一频率信号，以及一第二电容器端； 
一第一切换元件，其具有连接至该第二电容器端的一控制端、一第一切换端，经配置以接收该前脉冲产生部的该第一信号；以及一第二切换端，经配置以接收该参考电压；以及 
一第二切换元件，其具有一控制端，经配置以接收该前脉冲产生部的该第一信号，一第一切换端其连接至该第二电容器端，以及一第二切换端经配置以接收该参考电压；以及其中 
该后脉冲产生部内的该第一拉低电路包含： 
一电容器，其具有一第一电容器端，经配置以接收该第二频率信号，以及一第二电容器端； 
一第一切换元件，其具有连接至该第二电容器端的一控制端，一第一切换端经配置以接收该后脉冲产生部的该第一信号，以及一第二切换端经配置以接收该参考电压；以及 
一第二切换元件，其具有一控制端经配置以接收该后脉冲产生部的该第一信号，一第一切换端连接至该第二电容器端，以及一第二切换端，经配置以接收该参考电压。 
根据本发明，该前脉冲产生部内该第二拉低电路包含一切换元件，该元件具有一控制端经配置以接收该前脉冲产生部的该第二信号，一第一切换端连接至该第一节点，以及一第二切换端，经配置以接收该参考电压；以及 
该后脉冲产生部内该第二拉低电路包含一切换元件，该元件具有一控制端经配置以接收该后脉冲产生部的该第二信号，一第一切换端，其连接至该第二节点，以及一第二切换端，经配置以接收该参考电压。 
根据本发明，该前脉冲产生部另包含一重设电路，其连接至该前脉冲产生部内该第二拉高电路的该控制端，以在该前脉冲产生部的该第二拉高电路提供该前脉冲之后，该前脉冲产生部的该第一信号从该第一状态改变成一不同的第二状态；以及该后脉冲产生部另包含一重设电路，其连接至该后脉冲产生部内该第二拉高电路的该控制端，以在该后脉冲产生部的该第二拉高电路提供该后脉冲之后，该后脉冲产生部的该第一信号从该第一状态改变成一不同的第二状态。 
根据本发明，当该前脉冲产生部的该第一信号位于该第二状态内，该第一信号具有等于该参考电压的一电压电平，当该前脉冲产生部的该第一信号位于该第一状态内，该第一信号具有高于该参考电压的一电压电平，当该后脉冲产生部的该第一信号位于该第二状态内，该第一信号具有等于该参考电压的一电压电平，以及当该后脉冲产生部的该第一信号位于该第一状态内，该第一信号具有高于该参考电压的一电压电平。 
根据本发明，在该电子装置内，该切换元件为N型金属氧化物半导体(n-MOS)晶体管，该切换元件的该控制端为该晶体管的该栅极端子。因此，该第一状态为一高电平状态并且该第二状态为一低电平状态。 
在不同的具体实施例内，该切换元件为P型金属氧化物半导体(p-MOS)晶体管。因此，该第一状态为一低电平状态并且该第二状态为一高电平状态。 
本发明的第二态样为用于一液晶显示器内的一栅极驱动器，该液晶显示器包含排列在多列内的多个像素，该栅极驱动器包含多个串联的栅极线产生电路，每一栅极线产生电路经配置以提供一栅极驱动信号脉冲给每一该多列，其中该栅极线产生电路包含一第一阶电路、一第二阶电路以及一第三阶电路，并且其中每一该栅极线产生电路包含一电子装置，如上所述。 
根据本发明，该栅极驱动器连接至一时间控制器，如此该第一阶电路经配置以接收来自该时间控制器的该前开始脉冲以及该后开始脉冲，并且该时间控制器包含： 
一第一脉冲输出，用于提供第一脉冲信号； 
一第二脉冲输出，用于提供具有与该第一脉冲信号互补相位关系的第二脉冲信号； 
一第三脉冲输出，用于提供第三脉冲信号；以及 
一第四脉冲输出，用于提供具有与该第三脉冲信号互补相位关系的第四脉冲信号；以及其中 
该第一阶电路经配置以接收该第一脉冲信号，用以在该第一阶电路的该电子装置内提供该第一频率信号，以及接收该第三脉冲信号，用以在该第一阶电路的该电子装置内提供该第二频率信号，该第一阶电路另包含： 
一第一前携带缓冲电路，其包含一切换元件，该元件具有一控制端，经配置以接收该对应前脉冲产生部内的该第一信号、一第一切换端，经配置以接收 该第一频率信号以及一第二切换端用以提供该前开始脉冲给该第二阶电路；以及 
一第一后携带缓冲电路，其包含一切换元件，该元件具有一控制端，经配置以接收该对应后脉冲产生部内的该第一信号、一第一切换端，经配置以接收该第二频率信号以及一第二切换端用以提供该后开始脉冲给该第二阶电路； 
该第二阶电路经配置以接收该第二脉冲信号，以在该第二阶电路的该电子装置内提供该第一频率信号，以及接收该第四脉冲信号，以在该第二阶电路的该电子装置内提供该第二频率信号，该第二阶电路另包含： 
一第二前携带缓冲电路，其包含一切换元件，该元件具有一控制端，经配置以接收该对应前脉冲产生部内的该第一信号、一第一切换端，经配置以接收该第一频率信号以及一第二切换端用以提供该前开始脉冲给该第三阶电路；以及 
一第二后携带缓冲电路，其包含一切换元件，该元件具有一控制端，经配置以接收该对应后脉冲产生部内的该第一信号、一第一切换端经，配置以接收该第二频率信号以及一第二切换端用以提供该后开始脉冲给该第三阶电路；以及 
该第三阶电路经配置以接收该第一脉冲信号，以在该第三阶电路的该电子装置内提供该第一频率信号，以及接收该第三脉冲信号，以在该第三阶电路的该电子装置内提供该第二频率信号，该第三阶电路另包含： 
一第一前携带缓冲电路，其包含一切换元件，该元件具有一控制端，经配置以接收该对应前脉冲产生部内的该第一信号、一第一切换端，经配置以接收该第一频率信号以及一第二切换端用以提供该前开始脉冲给第四阶电路；以及 
一第一后携带缓冲电路，其包含一切换元件，该元件具有一控制端，经配置以接收该对应后脉冲产生部内的该第一信号、一第一切换端，经配置以接收该第二频率信号以及一第二切换端用以提供该后开始脉冲给第四阶电路。 
本发明的第三态样为一液晶显示器，其包含排列在多列内的多个像素，该显示器包含： 
一栅极驱动器，其包含多个串联的栅极线产生电路，每一栅极线产生电路都经配置以提供一栅极驱动信号至每一该多列，其中每一该栅极线产生电路包含上述一电子装置。 
本发明的第四态样为产生栅极驱动信号的方法，每一栅极驱动信号具有一前脉冲与一后脉冲，该方法包含： 
提供一前开始脉冲； 
根据该参考电压产生位于一第一状态内的一第一前信号以响应该前开始脉冲； 
产生一第二前信号来响应该第一前信号，其中当该第一前信号位于该第一状态时，该第二前信号根据该参考电压而处于一拉低状态； 
在该第二前信号位于该拉低状态下，接收一第一频率信号用以提供该前脉冲； 
提供一后开始脉冲； 
产生位于该第一状态的一第一后信号来响应该后开始脉冲； 
产生一第二后信号来响应该第一后信号，其中当该第一后信号位于该第一状态时，该第二后信号根据该参考电压而处于一拉低状态内； 
在该第二后信号位于该拉低状态下，接收一第二频率信号用以提供该后脉冲； 
在提供该前脉冲之后，使该第一前信号从该第一状态改变成一第二状态；以及 
在提供该后脉冲之后，使该第一后信号从该第一状态改变成一第二状态。 
在阅读参照图4-图6b的说明之后将对本发明有所了解。 

1图显示典型液晶显示器； 
图2显示子像素区段以及根据矩阵上栅极技术的控制晶体管； 
图3为显示栅极线与数据线内信号波形的时序图； 
图4根据本发明显示以串接方式连接来提供栅极驱动信号的一系列移位缓存器； 
图5根据本发明显示移位缓存器电路； 
图6a和图6b根据本发明显示许多信号线内信号波形的时序图。 
其中，附图标记为： 
1彩色液晶显示器面板 
10像素 
12a红色子像素区段 
12b红色子像素区段 
14a绿色子像素区段 
14b绿色子像素区段 
16a蓝色子像素区段 
16b蓝色子像素区段 
30时间控制模块 
40移位缓存器 
50前脉冲产生部 
52第一拉高驱动电路 
54并联拉高电路 
56携带缓冲器 
58第一拉低电路 
60回馈电路 
62第二拉低电路 
70后脉冲产生部 
72第一拉高驱动电路 
74串联拉高电路 
76携带缓冲器 
78第一拉低驱动电路 
80回馈电路 
82第二拉低电路 
200数据驱动器 
300栅极驱动器 

如图3所示，在每一讯框时间中，用以选择或开启一像素列的栅极驱动信号包含有一前脉冲与一后脉冲。根据本发明的一个具体实施例，前脉冲的长度 以时间单位T来表示，则后脉冲的长度等于2T，前与后脉冲之间相隔T。更进一步，栅极线内栅极驱动信号的前脉冲与前栅极线内栅极驱动信号的后脉冲的前半段相重叠。本发明提供具有一系列移位缓存器的栅极驱动器，其中每一移位缓存器提供栅极驱动信号至栅极线。 
图4显示根据本发明的栅极驱动器或产生器的方块图。如图4所示，栅极驱动器300包含一系列移位缓存器(Shift registers，SRs)用以在后续阶段内提供一系列栅极驱动信号，以及一时间控制模块30用以控制移位缓存器的时间。每一移位缓存器40都具有四个频率输入CK1、CK2、XCK2和CK3，用于接收来自时间控制模块30的频率脉冲、两个开始脉冲输入IN1和IN2、一个输出OUT用以提供在一栅极线内的栅极驱动信号、两个携带脉冲输出X1、X2用于提供开始脉冲给下一阶段内的移位缓存器并且提供回馈脉冲给上一阶段内的移位缓存器；以及两个回馈输入F1和F2用于接收来自下一阶段内移位缓存器的回馈脉冲。当移位缓存器已经串联用以提供一系列栅极驱动信号给后续阶段内多个栅极线时，只有第一阶段内移位缓存器的开始脉冲输入IN1和IN2接收来自时间控制模块30的开始脉冲ST1和ST2。而后续阶段内每一移位缓存器的开始脉冲输入IN1和IN2接收来自上一阶段内移位缓存器的携带脉冲输出X1和X2的开始脉冲。 
如图6a和图6b所见，前脉冲的长度以时间单位T来表示，则后脉冲的长度等于2T，前与后脉冲之间相隔T。开始脉冲ST1的长度为T，并且开始脉冲ST1的周期与讯框时间有关。频率脉冲CK1具有4T的周期，并且第一频率脉冲至启动移位缓存器链落后开始脉冲ST12T单位时间。第一栅极线(G1)的栅极驱动信号内的前脉冲与开始脉冲之后的第一频率脉冲CK1同步，并且第二栅极线(G2)的栅极驱动信号内的前脉冲落后G1的前脉冲2T单位时间。因此，当由时间控制模块30的CK1输出提供链内第一、第三、第五和其它奇数移位缓存器的频率脉冲CK1，则用不同的频率脉冲SCK1提供链内第二、第四和其它偶数移位缓存器内的频率脉冲CK1，其中频率脉冲SCK1也具有T的长度并且落后CK12T单位时间。 
栅极驱动信号内的后脉冲具有长度2T，并且与前脉冲相隔T。第一栅极线(G1)内的后脉冲与频率脉冲CK3同步。因此，频率脉冲CK3与频率脉冲CK1相隔T。更进一步，第二栅极线(G2)内的后脉冲发生在G1内后脉冲之后。因 此，当由时间控制模块30的CK3输出提供链内第一、第三、第五和其它奇数移位缓存器的频率脉冲CK3时，则不同的频率脉冲XCK3会提供链内第二、第四和其它偶数移位缓存器内的频率脉冲CK3，其中频率脉冲XCK3的相位与频率脉冲CK3的相位互补。 
频率脉冲CK2的时间与CK1有关。如图6a所示，CK2具有长度2T并且在CK1之前T处上。因此，当由时间控制模块30的CK2输出提供链内第一、第三、第五和其它奇数移位缓存器的频率脉冲CK2，则不同的频率脉冲XCK2提供链内第二、第四和其它偶数移位缓存器内的频率脉冲CK2，其中频率脉冲XCK2的相位与频率脉冲CK2的相位互补。 
图5根据本发明一实施例的移位缓存器40的概略图标。如图5内所示，移位缓存器40具有两部分，前脉冲产生部50和后脉冲产生部70。其在节点1和节点2连在一起，来产生栅极驱动信号。 
前脉冲产生部50具有一个第一拉高驱动电路52，以提供一个输出Q1来回应开始脉冲输入IN1上接收的开始脉冲(ST1用于第一移位缓存器)。第一拉高驱动电路52包含一个切换元件或TFT M11，其栅极端子连接至其源极端子。如图6a的时间图内所示，开始脉冲ST1发生在T1期间。 
输出Q1连接至第一拉低电路58，如此若TFT M16在导通状态内会拉低输出Q1，或P1为高电平状态。只有当TFT M15在非导通状态或Q1为低电平状态时，P1大体上与频率脉冲输入CK1上的电压电平相同。但是当Q1在高电平状态，则P1总是为低电平状态并且TFT M16在非导通状态内。这表示第一拉低驱动电路58不会拉低Q1。第一拉低驱动电路58也用来提供信号P1至第二拉低电路62。只有回馈电路60才会重设Q1。 
输出Q1提供给并联拉高电路54和携带缓冲器56内各切换元件的栅极端子。 
携带缓冲器56包含一个TFT M14，其源极端子连接至第一频率脉冲CK1，并且其栅极端子连接至Q1。TFT M14的漏极用于提供开始脉冲X1至下一个阶段内移位缓存器的开始脉冲输入IN1。因为M14在第一拉高驱动电路52接收开始脉冲ST1之后是处于导通状态，所以端子X1上的输出会与在开始脉冲ST1之后的频率脉冲CK1同步。输出X1在图6a的时序图内显示为X1_SR1。如图6a内所示，紧接在开始脉冲ST1之后的频率脉冲CK1发生在T3期间的， 并且X1_SR1也发生在T3期间。应该注意，信号X1_SR1被提供当成下一移位缓存器内前脉冲产生部中的开始脉冲。 
并联拉高电路54包含并联的TFT M12和TFT M13，其栅极端子连接在一起接收来自第一拉高驱动电路52的输出Q1。TFT M12的源极端子经配置以接收来自频率脉冲输入CK1的信号，并且TFT M13的源极端子经配置以接收来自频率脉冲输入CK2的信号。TFT M12和TFT M13的漏极端子连接至第二拉低驱动电路62。 
第二拉低驱动电路62包含与并联拉高电路54内M12串联的TFT M19。TFT M19的栅极端子连接至第一拉低驱动电路58内TFT M15的输出P1。因为TFT M12在第一拉高驱动电路52接收开始脉冲ST1之后会处于导通状态，所以当TFT M19在非导通状态时，节点1上的输出会与在开始脉冲ST1之后的频率脉冲CK1同步。节点1上的输出提供在栅极驱动信号G1内的前脉冲，如图6a的时序图内所示。因此，栅极驱动信号G1内的前脉冲发生在T3期间。 
第一拉高驱动电路52内的TFT M11只有在T1期间接收到开始脉冲ST1时才会导通。在通过开始脉冲ST1之后，TFT M11为非导通并且Q1在浮动状态内。透过耦合通过TFT M13和TFT M12内寄生静电容量，Q1的电压电平受到CK2的电压电平和CK1的电压电平的影响。因此，当在T2期间CK2为高电平状态并且CK1为低电平状态时，Q1的电压电平会增加。在T3期间，CK1和CK2都在高电平状态内，并且Q1的电压进一步增加。在T4期间，CK1和CK2都为低电平状态，Q1的电压电平恢复成T1期间的电压电平，直到在下一阶段X1或X1_SR2中由回馈电路60重设Q1为止。 
如图6a内所示，目前阶段的X1或X1_SR1与紧接在开始脉冲ST1之后的频率脉冲CK1同步。开始脉冲ST1发生于T1期间并且X1_SR1发生于T3期间。应该注意到，在下一个缓存器内，输入至并联拉高电路54的M12和第一拉低驱动电路58的电容器C1的频率输入为SCK1，并不是CK1。因此，下一阶段X1(X1_SR2)与紧接在下一阶段所接收开始脉冲(X1_SR1)之后的频率脉冲SCK1同步。如图6a内所示，X1_SR2发生在T5期间。因此，由X1_SR2在T5时重设目前阶段的Q1，并且维持重设直到下一信框或图片的下一个开始脉冲。 
后脉冲产生部70具有一个第一拉高驱动电路72，以在T34的周期期间提 供一个输出Q2来回应开始脉冲输入IN2上接收的开始脉冲(用于第一移位缓存器的ST2)，如图6b内所示。第一拉高驱动电路72包含一个切换元件或TFTM21，其栅极端子连接至其源极端子。 
输出Q2连接至第一拉低驱动电路78，如此若TFT M26在导通状态会拉低输出Q2，或P2为高电平状态。只有当TFT M25在非导通状态或Q2为低电平状态时，P2大体上会与频率脉冲输入CK3上的电压电平相同。但是当Q2在高电平状态，则P2总是为低电平状态并且TFT M26在非导通状态内。这表示第一拉低驱动电路78不会拉低Q2。第一拉低驱动电路78用来提供信号P2至第二拉低电路82。只有回馈电路80才会重设Q2。 
输出Q2提供给串联拉高电路74和携带缓冲器76内许多切换元件的栅极端子。 
携带缓冲器76包含一个TFT M24，其源极端子连接至频率脉冲CK3，并且其栅极端子连接至Q2。TFT M24的漏极用于提供开始脉冲至下一个阶段内移位缓存器的开始脉冲输入IN2。因为M24在第一拉高驱动电路72接收开始脉冲ST2之后位于导通状态，所以端子X2上的输出的在开始脉冲ST2之后第三频率脉冲CK3同步。输出X2与在开始脉冲ST2之后的频率脉冲CK3同步。输出X2在图6b的时序图内显示为X2_SR1。如图6b内所示，紧接在开始脉冲ST2之后的频率脉冲CK3发生在T56期间，并且X2_SR1也发生在T56期间。应该注意，信号X2_SR1是被当成一开始脉冲提供至下一移位缓存器内后脉冲产生部70中。 
串联拉高电路74包含串联的TFT M22和TFT M23，并且其栅极端子连接在一起以接收来自第一拉高驱动电路72的输出Q2。TFT M22的源极端子经配置以接收来自频率脉冲输入CK3的信号，并且TFT M23的源极端子连接至TFT M22的漏极端子。TFT M23的漏极端子连接至第二拉低驱动电路82。TFTM22的源极端子经配置以接收来自频率信号CK3的信号。TFT M23的漏极端子连接至第二拉低驱动电路82。 
第二拉低驱动电路82包含与串联拉高电路74内M23串联的TFT M28。TFT M28的栅极端子连接至第一拉低驱动电路78内TFT M25的输出P2。因为TFT M22和TFT M23在第一拉高驱动电路72接收开始脉冲ST2之后是位于导通状态，所以当TFT M28在非导通状态时，节点2上的输出会与在开始 脉冲ST2之后的频率脉冲CK3同步。节点2上的输出提供在栅极驱动信号G1内的后脉冲，如图6a和图6b的时许图内所示。因此，栅极驱动信号G1内后脉冲发生在T56上，这对应至图6a内的时间周期T5和T6。 
第一拉高驱动电路72内的TFT M21只有在T34期间接收到开始脉冲ST2时才会导通。在开始脉冲ST2通过之后，TFT M21为非导通并且Q2在浮动状态内。透过耦合通过TFT M22和TFT M23内寄生静电容量，Q2的电压电平受到CK3的电压电平的影响。因此，当在T56期间CK3为高电平状态时，Q2的电压电平会增加。之后，由下一阶段回馈电路80内X2或X2_SR2重设Q2。 
如图6b内所示，目前阶段的X2或X2_SR1与在开始脉冲ST2之后的频率脉冲CK3同步。开始脉冲ST2发生于T34期间并且X2_SR1发生于T56期间。应该注意到，在下一个缓存器内，输入至串联拉高电路74和第一拉低驱动电路78的电容器C2的频率输入为XCK3，并不是CK3。因此，下一阶段X2(X2_SR2)与在下一阶段开始脉冲(X2_SR1)之后的频率脉冲XCK3同步。如第6b图内所示，X2_SR2发生在T78期间。因此，由X2_SR2在T78上重设目前阶段的Q2，并且维持重设直到下一讯框或图片的下一个开始脉冲。 
总而言之，目前阶段(X1_SR1)的前脉冲X1是利用由第二拉低驱动电路62的输出P1所调节的并联拉高电路54的CK1而产生于节点1上。当Q1为高电平状态时，P1由第一拉低驱动电路58维持在低电平状态。第一拉高驱动电路52上的开始脉冲ST1(或IN1)将Q1变成高电平状态，并由并联拉高电路54上的CK2和CK1将其维持在高电平状态。Q1由下一阶段前脉冲X1重设。 
类似地，目前阶段(X2_SR1)的后脉冲X2是利用由第二拉低驱动电路82的输出P2所调节的串联拉高电路74的CK3而产生于节点2上。当Q2为高电平状态时，P2由第一拉低驱动电路78维持在低电平状态。第一拉高驱动电路72上的开始脉冲ST2(或IN2)将Q2变成高电平状态，并由串联拉高电路74上的CK3将其维持在高电平状态。Q2由下一阶段前脉冲X2重设。 
因此，根据本发明，前脉冲产生部50使用第一拉高驱动电路52提供第一信号Q1，以便拉低第一拉低电路58内的第二信号P1。当P1被拉低，第一开始脉冲CK1用于提供来自第二拉高电路54的前脉冲X1。类似地，后脉冲产生部70使用第一拉高驱动电路72提供第一信号Q2，以便拉低第一拉低电路78内的第二信号P2。当P2被拉低，第二开始脉冲CK3是用于在第二(串联) 拉高电路74上提供后脉冲X2。 
本发明提供栅极驱动器及其制造方法。栅极驱动器用于在液晶显示器(LCD)面板内的栅极线内提供栅极驱动信号，尤其是，每一栅极线内的栅极驱动信号包含前脉冲和后脉冲。栅极驱动信号对于使用多切换架构的LCD面板特别有用。本发明使用例如矩阵上栅极(GOA，“Gate-on-array”)电路来实施多切换波形。 
根据本发明，产生栅极驱动信号的方法包含： 
提供一前开始脉冲； 
根据该参考电压产生位于一第一状态的一第一前信号来响应该前开始脉冲； 
产生一第二前信号来响应该第一前信号，其中当该第一前信号位于该第一状态下，该第二前信号根据该参考电压而位于一拉低状态； 
在该第二前信号位于该拉低状态下，接收一第一频率信号以提供该前脉冲； 
提供一后开始脉冲； 
产生位于该第一状态下的一第一后信号来响应该后开始脉冲； 
产生一第二后信号来响应该第一后信号，其中当该第一后信号位于该第一状态下，该第二后信号根据该参考电压而位于一拉低状态； 
在该第二后信号位于该拉低状态下，接收一第二频率信号来提供该后脉冲； 
在提供该前脉冲之后，该第一前信号从该第一状态改变成一第二状态；以及 
在提供该后脉冲之后，该第一后信号从该第一状态改变成一第二状态。 
根据本发明，该栅极驱动器包含多个串联的移位缓存器，每一移位缓存器都经过排列并参照一参考电压，像是Vss，来产生具有非重叠的一前脉冲与一后脉冲的栅极驱动信号。该移位缓存器包含： 
一前脉冲产生部，用于产生该前脉冲；以及 
一后脉冲产生部，用于产生该后脉冲，其中 
该前脉冲产生部经配置以接收一前开始脉冲和一系列第一频率信号，该前脉冲产生部包含： 
一第一拉高电路，用于提供位于一第一状态的一第一信号来响应该前开始脉冲，其中该第一状态是根据该参考电压； 
一第二拉高电路，其至少将该第一信号维持在该第一状态；以及 
一第一拉低电路，其用于提供一第二信号来响应该第一信号，其中当该第一信号在该第一状态，该第二信号根据该参考电压在一拉低状态，并且其中该第二拉高电路进一步经配置以接收该第一频率信号，以便提供该前脉冲来响应该第一频率信号，而该第二信号在该拉低状态；以及其中 
该后脉冲产生部经配置以接收一后开始脉冲和一系列第二频率信号，该后脉冲产生部包含： 
一第一拉高电路，用于提供位于一第一状态的一第一信号以响应该后开始脉冲，其中该第一状态是根据该参考电压决定； 
一第二拉高电路，其至少将该第一信号维持在该第一状态；以及 
一第一拉低电路，其用于提供一第二信号来响应该第一信号，其中当该第一信号在该第一状态，该第二信号参照该参考电压为在一拉低状态，并且其中该第二拉高电路进一步经配置以接收该第二频率信号，以便提供该后脉冲来响应该第二频率信号，而该第二信号在该拉低状态。 
该前脉冲产生部另包含： 
一第二拉低电路，其经配置以接收该前脉冲产生部的该第二信号，其中该拉高电路串联至该第二拉低电路，如此只有当该第二信号位于该拉低状态下才会提供该前脉冲来响应该第一频率信号；并且该后脉冲产生部另包含： 
一第二拉低电路，其经配置以接收该后脉冲产生部的该第二信号，其中该拉高电路串联至该第二拉低电路，如此只有当该第二信号位于该拉低状态下才会提供该后脉冲来响应该第二频率信号。 
该前脉冲具有等于一频率周期的一脉冲长度，该前脉冲具有一领先边缘，并且该前开始脉冲具有领先一第二边缘的一第一边缘，并且其中该前脉冲的该领先边缘落后该前开始脉冲的该第一边缘二脉冲长度，以及 
该后脉冲具有一领先边缘并且该后开始脉冲具有领先一第二边缘的一第一边缘，其中该后开始脉冲的该第一边缘落后该前开始脉冲的该第一边缘二脉冲长度，并且该后脉冲的该领先边缘落后该后开始脉冲的该第一边缘二脉冲长度。 
根据本发明，该前脉冲产生部内该第一拉高电路包含一晶体管，该晶体管具有一栅极端子，其操作性连接至该源极端子用以接收该前开始脉冲；以及一漏极端子，用以提供该前脉冲产生部的该第一信号；以及其中 
该后脉冲产生部内该第一拉高电路包含一晶体管，该晶体管具有一栅极端子，其连接至该源极端子用以接收该后开始脉冲，以及漏极端子配置用于提供该前脉冲产生部的该第一信号。 
该前脉冲产生部内该第二拉高电路包含一晶体管，该晶体管具有一栅极端子，经配置以接收该前脉冲产生部的该第一信号、一源极端子，经配置以接收该第一频率信号；以及一漏极端子，经配置以在一第一节点上提供该前脉冲；以及 
该后脉冲产生部内该第二拉高电路包含一晶体管，该晶体管具有一栅极端子，经配置以接收该后脉冲产生部的该第一信号、一源极端子，经配置以接收该第二频率信号以及一漏极端子用以在一第二节点上提供该后脉冲，其中该第一节点操作性连接至该第二节点来提供该前脉冲与该后脉冲。 
根据本发明，该前脉冲产生部和该后脉冲产生部内该第一拉低电路包含： 
一电容器，其具有一第一电容器端，经配置以接收该第一频率信号；以及一第二电容器端； 
一第一晶体管，其具有连接至该第二电容器端的一栅极端子、一源极端子，经配置以接收该对应脉冲产生部的该第一信号；以及一漏极端子，经配置以接收该参考电压；以及 
一第二晶体管，其具有一栅极端子，经配置以接收该对应脉冲产生部的该第一信号、一源极端子，其连接至该第二电容器端；以及一漏极端子经配置以接收该参考电压。 
根据本发明，该前脉冲产生部和该后脉冲产生部内该第二拉低电路包含一晶体管，该晶体管具有一栅极端子，经配置以接收该对应脉冲产生部的该第二信号、一源极端子，其连接至该移位缓存器的该输出；以及一漏极端子经配置以接收该参考电压。     
每一该前脉冲产生部和该后脉冲产生部另包含一重设电路，其连接至该对应脉冲产生部内该第二拉高电路的该控制端，以在该对应脉冲产生部的该第二拉高电路提供该前脉冲或后脉冲之后，使该对应脉冲产生部的该第一信号从该 第一状态改变成一不同的第二状态。 
根据本发明，该栅极驱动器连接至一时间控制器，因此该第一阶电路经配置以接收来自该时间控制器的该前开始脉冲以及该后开始脉冲，并且该时间控制器包含： 
一第一脉冲输出，用于提供第一脉冲信号； 
一第二脉冲输出，用于提供具有与该第一脉冲信号互补相位关系的第二脉冲信号； 
一第三脉冲输出，用于提供第三脉冲信号；以及 
一第四脉冲输出，用于提供具有与该第三脉冲信号互补相位关系的第四脉冲信号。 
一种移位缓存器经配置以接收该第一脉冲信号以提供该前脉冲产生部的该第一频率信号，以及该第三脉冲信号以提供该后脉冲产生部的该第二频率信号。在该移位缓存器系列的下一个阶段内，该移位缓存器经配置以接收该第二脉冲信号以提供该前脉冲产生部的该第一频率信号，以及该第四脉冲信号以提供该后脉冲产生部的该第二频率信号。 
每一移位缓存器都具有一前携带缓冲器电路，用于提供该前开始脉冲至该下一阶段移位缓存器，以及一后携带缓冲器电路，用于提供该后开始脉冲至该下一阶段移位缓存器。 
在该移位缓存器内，该晶体管可为n-MOS晶体管或p-MOS晶体管。针对n-MOS晶体管而言，该第一信号的该第一状态为一高电平状态并且该第二状态为一低电平状态。针对p-MOS晶体管而言，该第一信号的该第一状态为一低电平状态并且该第二状态为一高电平状态。 
在图5显示的电路内，携带缓冲器56并联连接至并联拉高电路54，如此当Q1为高电平状态时，携带缓冲器56内的TFT M14和并联拉高电路54内的TMT M12同时在导通状态。如此，频率脉冲CK1可用来当成下一阶段移位缓存器内的前开始脉冲。另外，前脉冲X1_SR1本身也可用来当成下一阶段移位缓存器的前开始脉冲IN1。类似地，后脉冲产生部内的后脉冲X2_SR1也可用来当成下一阶段移位缓存器的后开始脉冲IN2。 
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作 出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。