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一种基于FPGA硬件的OFFICE2007文档破解系统

阅读：519发布：2021-02-25

IPRDB可以提供一种基于FPGA硬件的OFFICE2007文档破解系统专利检索，专利查询，专利分析的服务。并且本发明公开了一种基于FPGA硬件的OFFICE2007文档破解系统，包括：输入接口模块、OFFICE2007破解模块单元和输出接口模块；OFFICE2007破解模块包括：口令生成模块、SHA1迭代运算模块、密钥解密模块；输出接口模块上报破解结果。本发明充分利用FPGA技术进行运算加速，N个基础SHA1运算模块级联参与几万次迭代SHA1运算，同时提高模块时钟频率，加速了SHA1迭代运算；迭代SHA1运算模块和密钥解密模块可以并行工作，能够提高对OFFICE2007文档口令的穷举速度，使得文档的解密速度明显极大提升。，下面是一种基于FPGA硬件的OFFICE2007文档破解系统专利的具体信息内容。

权利要求

1.一种基于FPGA硬件的OFFICE2007文档破解系统，其特征在于，包括：输入接口模块、OFFICE2007破解模块单元和输出接口模块；

OFFICE2007破解模块包括：口令生成模块、SHA1迭代运算模块、密钥解密模块；

口令生成模块根据控制器下发的口令参数，按照ASCII码依次递增的策略生成口令；

SHA1迭代运算模块对口令进行处理，缓存在FIFO中，供后级密钥解密模块读取；

密钥解密模块完成密钥生成及解密运算。

2.根据权利要求1所述的基于FPGA硬件的OFFICE2007文档破解系统，其特征在于，将SHA1迭代运算模块置于高时钟域，其他模块为低时钟域。

3.根据权利要求1所述的基于FPGA硬件的OFFICE2007文档破解系统，其特征在于，SHA1迭代运算模块需要进行W次SHA1运算，由若干基本SHA1算法模块组成。

4.根据权利要求1所述的基于FPGA硬件的OFFICE2007文档破解系统，其特征在于，SHA1迭代运算模块采用N个基本SHA1算法模块级联的方式提高运算效率。

5.根据权利要求3或4所述的基于FPGA硬件的OFFICE2007文档破解系统，其特征在于，基本SHA1算法模块包含80次操作运算，每次运算为1级流水线处理，共计80级流水线；假设W＝W0*N+W1，W1

6.根据权利要求5所述的基于FPGA硬件的OFFICE2007文档破解系统，其特征在于，密钥解密模块运算步骤为：

1)如果前级FIFO非空且后级FIFO非满，则读取一个缓存在前级FIFO中的运算结果进行计算剩余W1次运算，得到密钥KEY；

2)使用密钥KEY对下发的文档参数EncryptedVerifier解密得到Verifier，对Verifier进行SHA1运算获得DATA1；使用密钥KEY对下发的文档参数EncryptedVerifierHash解密得到DATA2；

3)比较DATA1与DATA2是否相同，如果相同则对应口令及为所需口令，否则回到步骤1。

7.根据权利要求5所述的基于FPGA硬件的OFFICE2007文档破解系统，其特征在于，密钥解密模块需要在下一组80*N计算完成之前，处理完成本次80*N组的密钥生成及解密运算。

8.根据权利要求1所述的基于FPGA硬件的OFFICE2007文档破解系统，其特征在于，输入接口模块与PC设备相连接，实现待破解口令和控制信息的传输以及输入接口模块报文的解析分发。

9.根据权利要求1所述的基于FPGA硬件的OFFICE2007文档破解系统，其特征在于，如果解密成功则输出接口模块输出解密成功信息，如果口令遍历完成而没有解密成功，则输出接口模块输出遍历完成信息。

说明书全文

一种基于FPGA硬件的OFFICE2007文档破解系统

技术领域

[0001] 本发明涉及信息安全技术领域，特别涉及一种基于FPGA硬件的OFFICE2007文档破解系统。

背景技术

[0002] 微软OFFICE是目前使用最为广泛的办公软件，Office文件的安全性主要是通过对Office文件进行加密来实现的。在某些情况下，也还是存在对加密文档进行破解的需求。在OFFICE2007版本之前，加密机制存在漏洞，例如OFFICE2003中的加密密钥默认为40bit，如果采用密钥空间穷举破解，无需用户口令，最多遍历2的40次方就能穷举出密钥。如今的计算加速技术日新月异，最多几个小时就能100％破解。

[0003] 但OFFICE2007对加密文档的安全性做了改进。开始采用128bit的密钥，且密钥生成需要50003轮SHA1运算才能生成一个128bit的密钥。由于采用128bit的密钥，不仅使得密钥的穷举搜索攻击失效，同时密钥生成函数采用多重迭代运算，使得用户口令穷举搜索变得十分缓慢。

[0004] FPGA即现成可编程逻辑阵列的缩写，是一种含有可编程元器件的半导体设备。FPGA可以快速地进行算法及逻辑的设计、更改及验证，是现代集成电路设计的技术主流。
FPGA广泛运用于加速运算、信号处理等领域。

[0005] 对现有技术的专利检索发现，专利申请号200510025068的“文件口令的破解方法”公开了文件口令的破解方法，该专利是基于PC机的穷举法破解，但PC机处理能力不如FPGA，PC机单线程是串行处理机制，FPGA可并行处理；且里面涉及的WORD文档属于2007之前的早期版本，其技术无法解决OFFICE2007的破解问题。专利申请号201610736431的“基于FPGA硬件的word2003文档破解的系统及方法”专利，公开了FPGA硬件实现word2003算法设计方法，该专利提出基于FPGA硬件实现word2003算法的设计实现，基于彩虹表破解技术，同样无法用于OFFICE2007的破解问题。在文献《Office文件加密机制的安全性》一文中提到了PC机穷举法破解，其实验数据：OFFICE2007单机(1台PC机)计算系统口令猜测破解速度约为50口令/秒；在分布式计算系统(20台PC机)口令猜测破解速度约为960口令/秒。破解速度太慢，实际部署成本巨大。

[0006] 综上所述，现有技术中仅有在PC机上对OFFICE2007进行破解，并未涉及基于FPGA硬件技术来加速破解OFFICE2007文档，因此如何显著提高OFFICE2007文档破解效率，则是现有技术中有待解决的问题。

发明内容

[0007] 本发明的目的在于克服现有技术的缺点与不足，提供一种基于FPGA硬件的OFFICE2007文档破解系统，使用FPGA硬件技术对OFFICE2007文档的口令进行解密运算加速，极大提高对口令的穷举速度。

[0008] 本发明的目的通过以下的技术方案实现：一种基于FPGA硬件的OFFICE2007文档破解系统，包括：输入接口模块、OFFICE2007破解模块单元和输出接口模块；

[0009] 输入接口模块与PC设备相连接，实现待破解口令和控制信息的传输以及输入接口模块报文的解析分发；

[0010] OFFICE2007破解模块包括：口令生成模块、SHA1迭代运算模块、密钥解密模块；口令生成模块根据控制器下发的口令参数，按照ASCII码依次递增的策略生成口令；SHA1迭代运算模块对口令进行处理，缓存在FIFO中，供后级密钥解密模块读取；密钥解密模块完成密钥生成及解密运算；

[0011] 如果解密成功则输出接口模块输出解密成功信息，如果口令遍历完成而没有解密成功，则输出接口模块输出遍历完成信息。

[0012] 优选的，将SHA1迭代运算模块置于高时钟域，其他模块为低时钟域。

[0013] 优选的，SHA1迭代运算模块需要进行W次SHA1运算，由若干基本SHA1算法模块组成。

[0014] 具体的，SHA1迭代运算模块采用N个基本SHA1算法模块级联的方式提高运算效率。

[0015] 进一步的，基本SHA1算法模块包含80次操作运算，每次运算为1级流水线处理，共计80级流水线；假设W＝W0*N+W1，W1

[0016] 优选的，密钥解密模块运算步骤为：

[0017] 1、如果前级FIFO非空且后级FIFO非满，则读取一个缓存在前级FIFO中的运算结果进行计算剩余W1次运算，得到密钥KEY；

[0018] 2、使用密钥KEY对下发的文档参数EncryptedVerifier解密得到Verifier，对Verifier进行SHA1运算获得DATA1；使用密钥KEY对下发的文档参数EncryptedVerifierHash解密得到DATA2；

[0019] 3、比较DATA1与DATA2是否相同，如果相同则对应口令及为所需口令，否则回到步骤1。

[0020] 优选的，密钥解密模块需要在下一组80*N计算完成之前，处理完成本次80*N组的密钥生成及解密运算。

[0021] 优选的，输出接口模块对OFFICE2007破解模块结果进行报文分析组帧，所有破解都会报送PC，PC进行验证，检验OK，说明破解成功，否则破解失败，进而完成整个OFFICE2007文档破解任务。

[0022] 本发明与现有技术相比，具有如下优点和有益效果：

[0023] 本发明充分利用FPGA技术进行运算加速：N个基础SHA1运算模块级联参与几万次迭代SHA1运算，同时提高模块时钟频率，加速了SHA1迭代运算；迭代SHA1运算模块和密钥解密模块可并行工作，使得迭代SHA1运算模块和密钥解密运算模块可以同时计算，节省时间；因此能够提高对OFFICE2007文档口令的穷举速度，使得文档的解密速度明显极大提升。

附图说明

[0024] 图1是实施例Office2007文档解密过程示意图。

[0025] 图2是实施例Office2007破解方案框图。

[0026] 图3是实施例SHA1迭代运算模块详细设计框图。

[0027] 图4是实施例基本SHA1算法模块详细设计框图。

[0028] 图5是实施例SHA1迭代算法模块流程图。

[0029] 图6是实施例密钥解密模块流程图。

具体实施方式

[0030] 下面结合实施例及附图对本发明作进一步详细的描述，但本发明的实施方式不限于此。

[0031] 实施例1

[0032] 一种基于FPGA硬件的OFFICE2007文档破解系统，包括：输入接口模块、OFFICE2007破解模块单元和输出接口模块。其核心部分是OFFICE2007破解模块。

[0033] 输入接口模块与PC设备相连接，主要实现待破解口令和控制信息传输，输入接口模块报文的解析分发。

[0034] OFFICE2007破解模块主要包括：口令生成模块、SHA1迭代运算模块、密钥解密模块。其中为了加快进行SHA1迭代运算次数，将SHA1迭代运算模块置于高时钟域，其他模块为低时钟域。

[0035] 口令生成模块：根据控制器下发策略，实现有限长度口令的组合生成，对于不同的策略选择，口令组合可以是数字和特殊字符、数字和大小写字母、大小写字母和特殊字符、纯数字、纯字母、纯字符等所有组合。将待测口令按照ASCII字符顺序依次存入FIFO中，等待后级读取。

[0036] SHA1迭代运算模块需要进行W次SHA1运算，由若干基本SHA1算法模块组成。由于运算量巨大，因此模块采用更高时钟频率进行处理，以提高运算速度。

[0037] 基本SHA1算法模块包含80次操作运算，每次运算为1级流水线处理，共计80级流水线。即流水输入后80个时钟周期后流水输出。

[0038] 因为OFFICE2007的SHA1迭代运算是上一次SHA1运算结果加上序号作为下一次SHA1运算的输入，因此SHA1迭代运算模块采用N个基本SHA1算法模块级联的方式提高运算效率，级联后的总的流水级数相当于80*N级，N越大则速度越快，理想模式下N＝W则可实现全流水线运算，但实际上受限于FPGA资源是不可能实现的。这里假设W＝W0*N+W1(W1

[0039] 对于一组80*N个口令的SHA1迭代运算将消耗约80*N*W0个时钟周期。

[0040] 密钥解密模块需要在下一组80*N计算完成之前，处理完成本次80*N组的密钥生成及解密运算即可：运算步骤为：

[0041] 1、如果前级FIFO非空且后级FIFO非满，则读取一个缓存在前级FIFO中的运算结果进行计算剩余W1次运算，得到密钥KEY。

[0042] 2、使用密钥KEY对下发的文档参数EncryptedVerifier解密得到Verifier，对Verifier进行SHA1运算获得DATA1；使用密钥KEY对下发的文档参数EncryptedVerifierHash解密得到DATA2。

[0043] 3、比较DATA1与DATA2是否相同，如果相同则对应口令及为所需口令，否则回到步骤1。

[0044] 输出接口模块对OFFICE2007破解模块结果进行报文分析组帧，所有破解都会报送PC，PC进行验证，检验OK，说明破解成功，否则破解失败，进而完成整个OFFICE2007文档破解任务。

[0045] 实施例2

[0046] 一种基于FPGA硬件的OFFICE2007文档破解系统，包括：输入接口模块、OFFICE2007破解模块、输出接口模块。其核心部分是OFFICE2007破解模块。

[0047] OFFICE2007破解模块的三大子模块是实现OFFICE2007破解的核心，最重要的就是实现SHA1迭代算法。

[0048] 其中SHA1迭代运算模块因运算次数较多，该模块的时钟频率为250MHz，用于加快其运算速度。而其他模块为100MHz，不同时钟域中间数据传递用异步FIFO隔离缓存。

[0049] 首先是PC通过输入接口模块将待破解OFFICE2007文档的相关参数，如SALT、EncryptedVerifier、EncryptedVerifierHash等文档参数和口令字符集，字符集长度，口令长度等口令参数下发FPGA。

[0050] 口令生成模块：根据控制器下发的口令字符集，字符集长度，口令长度等参数，按照ASCII码依次递增的策略生成口令。例如下发口令字符集长度为10，内容为0到9的阿拉伯数字，口令长度为8，则待穷举口令的范围为00000000到99999999，共计1亿个。

[0051] SHA1迭代运算模块时钟频率为250MHz，需要进行50003次SHA1运算，根据FPGA资源情况，例如5个基本SHA1算法模块级联，基本SHA1算法模块包含80次操作运算，每次运算为1级流水线处理，共计80级流水线，5个基本SHA1算法模块级联后的总的流水级数相当于400级。实际上就是每次以400个口令为一组进行运算。循环复用10000次后400个口令的50000轮SHA1运算完成，并缓存在FIFO中，供后级密钥解密模块读取。每个口令剩下的3次SHA1运算由于运算量不大可以在后级依次进行处理。同时接着处理下一组400个口令的运算。

[0052] 对于一组400个口令的SHA1迭代运算将消耗约4000000个时钟周期，平均下来每一个口令消耗10000个时钟周期，数据处理速度即250M/10000＝25000个数据/秒。

[0053] 密钥解密模块将按照以下规则进行运算：

[0054] 1、如果前级FIFO非空且后级FIFO非满，则读取一个缓存在前级FIFO中的运算结果进行计算剩余3次运算，得到密钥KEY。

[0055] 2、使用密钥KEY对下发的文档参数EncryptedVerifier解密得到Verifier，对Verifier进行SHA1运算获得DATA1；使用密钥KEY对下发的文档参数EncryptedVerifierHash解密得到DATA2。

[0056] 3、比较DATA1与DATA2是否相同，如果相同则对应口令及为所需口令，否则回到步骤1。

[0057] 密钥解密模块将前面400个迭代结果一个一个依次运算。假设从步骤1到步骤3一共消耗约2000个时钟周期，数据处理速度即100M/2000＝50000个数据/秒。实际上只要大于SHA1迭代模块的数据处理速度即可不占用额外时间。

[0058] 仅仅将高时钟域250MHz作用于最耗时间的SHA1迭代模块，而其他模块采用基本的100MHz时钟即可，保证了整个工程的时序收敛，不会造成时序违例。

[0059] 该设计总体破解速度即为SHA1迭代模块的处理速度为25000个数据/秒。

[0060] 输出接口模块：如果解密成功则向PC上报解密成功信息，如果口令遍历完成而没有解密成功，则上报遍历完成信息。因此输出接口最多向PC产生2个有用信息，输出数据量很少。

[0061] 仅仅将高时钟域250MHz作用于最耗时间的SHA1迭代模块，而其他模块采用基本的100MHz时钟即可，保证了整个工程的时序收敛，不会造成时序违例。

[0062] 总的来说，基于FPGA硬件的OFFICE2007文档破解速度达到了一片FPGA处理速度为25000口令/秒，已经大大优于已公开的其他实现方法，特别是将本发明部署于FPGA阵列中解密将具有很高的实用价值。

[0063] 上述实施例为本发明较佳的实施方式，但本发明的实施方式并不受上述实施例的限制，其他的任何未背离本发明的精神实质与原理下所作的改变、修饰、替代、组合、简化，均应为等效的置换方式，都包含在本发明的保护范围之内。

标题	发布/更新时间	阅读量
硬件环路-专利编号CN1473294A	2020-05-13	441
混合硬件-专利编号CN110363856A	2020-05-11	1012
硬件装置-专利编号CN102782695A	2020-05-11	543
硬件复位-专利编号CN101859171B	2020-05-12	241
硬件装置-专利编号CN102782695B	2020-05-13	893
硬件环路-专利编号CN1471667A	2020-05-13	1035
硬件环路-专利编号CN1503941A	2020-05-12	864
硬件检测-专利编号CN110832556A	2020-05-11	544
硬件管理-专利编号CN107533436A	2020-05-12	157
硬件环路-专利编号CN100380316C	2020-05-11	171

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