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半导体集成电路

阅读：1018发布：2020-07-03

IPRDB可以提供半导体集成电路专利检索，专利查询，专利分析的服务。并且提供一种半导体集成电路，能够不遗漏在晶片级老化测试中未能观测的端子上的不合格情况地对全部端子进行观测。该半导体集成电路具有逻辑电路，且包括：用于对上述半导体集成电路提供老化测试用信号(100)的多个SCAN输入端子(1、21)；把上述老化测试用信号(100)作为输入，在测试上述逻辑电路(26)时使用的测试电路(20)；用于在外部观测上半导体集成电路的输出信号的SCAN输出端子(2、22)；以及把上述测试电路(20)的工作结果输出信号(103)作为输入的“异”电路(4、24)，从上述SCAN输出端子(2、22)输出上述“异”电路(4、24)的工作结果输出信号(104)，由此，基本上能够对于在半导体集成电路中存在的全部输出端子观测输出信号，能够不遗漏全部不合格情况地进行检测。，下面是半导体集成电路专利的具体信息内容。

1.一种半导体集成电路，具有逻辑电路，其特征在于包括：用于对上述半导体集成电路提供测试用输入信号的多个测试输入端 子；

把上述测试用输入信号作为输入，测试上述逻辑电路的测试电路；

用于在外部观测上述半导体集成电路的输出信号的测试输出端子； 以及把上述测试电路的输出信号作为输入的“异”电路，从上述测试输出端子输出上述“异”电路的输出信号。

2.一种半导体集成电路，具有逻辑电路，其特征在于包括：用于对上述半导体集成电路提供测试用输入信号的多个测试输入端 子；

把上述测试用输入信号作为输入，测试上述逻辑电路的测试电路；

用于在外部观测上述半导体集成电路的输出信号的测试输出端子；

配置在上述半导体集成电路的多个边上，把上述测试电路的输出信 号作为输入的多个第1“异”电路；以及把上述测试电路的输出信号和上述多个第1“异”电路的输出信号作 为输入的第2“异”电路，从上述测试输出端子输出上述第2“异”电路的输出信号。

说明书全文

技术领域

本发明涉及半导体集成电路，特别涉及用于进行半导体集成电路的 老化(burn-in)测试的、半导体集成电路中的测试电路。

背景技术

迄今，半导体集成电路的老化测试，由于是对已封装的成品进行的， 故从几十个扫描输入端子供给信号，使内部电路工作，从几十个扫描输 出端子输出工作结果，来实施老化检查。此时，还经常观测输出信号， 对于在老化中的哪个过程中发生故障进行监视，来实施“监视老化”。
在此，参照图3，说明现有的半导体集成电路的老化测试。
图3(a)示出现有的半导体集成电路的老化测试，图3(b)为现有 的半导体集成电路的LSI内部的细节图。
图3(a)中，1为SCAN输入端子，2为SCAN输出端子，10为 LSI，11为引线框。
图3(b)中，20为SCAN链(测试电路)，21为SCAN输入端子， 22为SCAN输出端子，23为触发器，25为组合电路，26为逻辑电路。
如图3(a)和图3(b)所示，在现有的老化测试中，通过测试器向 输入端子1、21输入老化测试用信号100，在通过移位工作把老化测试用 信号100存储到LSI10内部的各触发器23中以后，通过俘获工作使内部 的组合电路25工作，还通过移位工作使各触发器23中存储的工作结果 输出信号101通过SCAN链20依次从SCAN输出端子2、22输出，通 过利用测试器与在老化过程中经过模拟等对于是否发生故障预先准备的 期待值进行比较，来判断合格或不合格。
最近，由于在批量生产的品种中，具有与老化测试相比成本变得便 宜等优点，故采用晶片级老化测试，对LSI在封装之前的晶片状态下进 行测试。
图4(a)为有关现有的半导体集成电路的晶片级老化测试的图，图 4(b)为现有的半导体集成电路的LSI内部的细节图。
图4(a)中，1为SCAN输入端子，3为探针(凸点)，7为分配有 探针的SCAN输出端子，8为未分配有探针的SCAN输出端子，10为 LSI。
图4(b)中，20为SCAN链(测试电路)，21为SCAN输入端子， 23为触发器，25为组合电路，26为逻辑电路，29为分配有探针的SCAN 输出端子，30为未分配有探针的SCAN输出端子。
如图4(a)和4(b)所示，与现有的老化测试相比较时，由于未封 装，所以不观测引线框，而在SCAN输出端子7、29(IO端口)上进行 观测。此外，由于在测试时使用的探针卡的探针个数有限，所以产生不 能从未分配有探针的SCAN输出端子8、30输出的工作结果输出信号 102，芯片尺寸越小就越不能对全部的SCAN输出端子进行观测。即，在 晶片级老化测试中，能够准备的探针个数有限制，如现有的老化测试那 样，不能观测全部的SCAN输出端子。
下面，示出作为前述老化测试中的现有技术的专利文献。
(专利文献1)日本特开2000-353783号公报
(专利文献2)日本特开2000-227458号公报
这样，现有的在半导体集成电路的晶片级上的老化测试，由于每一 个晶片上可以设置的探针个数有限，所以与对成品实施老化测试的情况 相比较，芯片尺寸越小、分配给晶片上的每一个芯片的端子个数就越少。
因此，由于不能像成品的老化测试那样对全部输出端子进行观测， 而是经过抽出对几个端子进行观测，所以会产生把未观测的端子上的不 合格情况遗漏的情况。

发明内容

本发明正是以解决上述问题为目的而提出的，其目的在于提供在晶 片级老化测试时，能够对全部端子进行观测，能够检测全部不合格情况 的半导体集成电路。
本发明第1方面提供一种半导体集成电路，具有逻辑电路，其特征 在于包括：用于对上述半导体集成电路提供测试用输入信号的多个测试 输入端子；把上述测试用输入信号作为输入，测试上述逻辑电路的测试 电路；用于在外部观测上述半导体集成电路的输出信号的测试输出端子； 以及把上述测试电路的输出信号作为输入的“异”电路，从上述测试输出 端子输出上述“异”电路的输出信号。
由此，在进行晶片级老化测试的半导体集成电路中，基本上能够对 于在半导体集成电路中存在的全部输出端子观测输出信号，能够不遗漏 地检测全部不合格情况。
本发明第2方面提供一种半导体集成电路，具有逻辑电路，其特征 在于包括：用于对上述半导体集成电路提供测试用输入信号的多个测试 输入端子；把上述测试用输入信号作为输入，测试上述逻辑电路的测试 电路；用于在外部观测上述半导体集成电路的输出信号的测试输出端子； 配置在上述半导体集成电路的多个边上，把上述测试电路的输出信号作 为输入的多个第1“异”电路；以及把上述测试电路的输出信号和上述多个 第1“异”电路的输出信号作为输入的第2“异”电路，从上述测试输出端子 输出上述第2“异”电路的输出信号。
由此，可以避免在半导体集成电路的布局中的布线混杂。
按照本发明第1方面所述的半导体集成电路，由于具有逻辑电路， 其特征在于包括：用于对上述半导体集成电路提供测试用输入信号的多 个测试输入端子；把上述测试用输入信号作为输入，测试上述逻辑电路 的测试电路；用于在外部观测上述半导体集成电路的输出信号的测试输 出端子；以及把上述测试电路的输出信号作为输入的“异”电路，从上述 测试输出端子输出上述“异”电路的输出信号，所以，能够削减在晶片SR 老化测试中用于观测输出信号的端子，具有能够使测试变得容易的效果。 通过把分配给现有晶片级老化测试的输出信号观测用的多个输出端子的 探针分配给未分配有探针的输入输出端子，还得到能够不遗漏未分配到 现有探针的输入输出端子上的不合格情况地进行检测的效果。由于基本 上能够观测晶片级老化中的全输出信号，所以能够在封装半导体集成电 路以前通过晶片级老化来识别半导体集成电路是已被破坏还是正常，还 得到能够削减封装已被破坏的半导体集成电路的成本等的效果。
按照本发明第2方面所述的半导体集成电路，由于是具有逻辑电路， 其特征在于包括：用于对上述半导体集成电路提供测试用输入信号的多 个测试输入端子；把上述测试用输入信号作为输入，测试上述逻辑电路 的测试电路；用于在外部观测上述半导体集成电路的输出信号的测试输 出端子；配置在上述半导体集成电路的多个边上，把上述测试电路的输 出信号作为输入的多个第1“异”电路；以及把上述测试电路的输出信号和 上述多个第1“异”电路的输出信号作为输入的第2“异”电路，从上述测试 输出端子输出上述第2“异”电路的输出信号，所以，通过把“异”电路分类 地配置在半导体集成电路的多个边上，可避免在半导体集成电路的分局 中的布线混杂，同时，还具有通过削减从多个输入端子到多个输出端子 的半导体集成电路内的多条长布线，可解决伴随着插入多个作为摆动 (slew)等定时误差对策用的单元而引起的电路规模和功耗增大等问题的 效果。再有，所谓摆动是信号波形不陡(倾斜)的情况。

附图说明

图1(a)示出本发明实施方式1的半导体集成电路的结构，图1(b) 为LSI内部的细节图。
图2(a)示出本发明实施方式2的半导体集成电路的结构，图2(b) 为LSI内部的细节图。
图3(a)示出现有的半导体集成电路的老化测试，图3(b)为LSI 内部的细节图。
图4(a)示出现有的半导体集成电路的晶片级老化测试，图4(b) 为LSI内部的细节图。

具体实施方式

参照附图，说明本发明的实施方式。
(实施方式1)
图1(a)示出本发明实施方式1的半导体集成电路的结构，图1(b) 为本发明实施方式1的半导体集成电路的LSI内部细节图。
图1(a)中，1为SCAN输入端子，2为SCAN输出端子，3为探 针(凸点)，4为EXOR电路(“异”电路)，10为LSI。
图1(b)中，20为SCAN链(测试电路)，21为SCAN输入端子， 22为SCAN输出端子，23为触发器，24为EXOR电路，25为组合电路， 26为逻辑电路。
首先，进行通常的老化测试工作。即，如图1(a)和图1(b)所示， 从SCAN输入端子1、21通过探针(凸点)3输入老化测试用信号100， 在通过移位工作利用SCAN链(测试电路)20把老化测试用信号100中 所希望的信号存储到各触发器23中以后，进行俘获工作。在此，在输出 工作结果输出信号104时，把应该输出的全部的工作结果输出信号103 输入到作为本发明特征的EXOR(“异”)电路4、24，把EXOR电路4、 24的输出作为工作结果输出信号104从SCAN输出端子2、22输出，通 过探针(凸点)3在测试器上进行观测。由此，从SCAN输出端子2、22 输出的工作结果输出信号104与测试器中的比较数据不同时作为检测到 不合格，来自输入了全部工作结果输出信号103的EXOR电路4、24的 输出104与期待值一致时可以确认为是合格品。此外，通过利用EXOR 电路4、24能够实现，在输入到EXOR电路4、24上的N个工作结果输 出信号103中的“1”为奇数个时作为工作结果输出信号104输出“0”，而 在“1”为偶数个时作为工作结果输出信号104输出“1”的结构，且，在N 个工作结果输出信号103的EXOR电路4、24的输入中的1个为不合格 时，即，为与期待值相反的逻辑时，EXOR电路4、24输出与期待值不 同的信号，能够检测出不合格。
这样，按照本实施方式1，由于具有：用于对半导体集成电路提供老 化测试用输入信号100的多个SCAN输入端子1、21；把上述老化测试 用信号100作为输入，测试逻辑电路26的测试电路20；用于在外部观测 上述半导体集成电路的输出信号的SCAN输出端子2、22；以及把测试 电路20的工作结果输出信号103作为输入的“异”电路4、24，从上述 SCAN输出端子2、22输出上述“异”电路的工作结果输出信号104，故基 本上能够对在半导体集成电路中存在的全部输出端子观测输出信号，具 有不遗漏地检测全部不合格情况的效果。
再有，本实施方式1中的EXOR电路，也可以使用别的逻辑电路来 实现。
此外，在现有方法中，对于存在着N个SCAN链的每一个链有1个 输入、1个输出，如果不提供N个输入信号、不监视N个输出信号、不 进行比较就不能进行测试，而按照本实施方式1，对全部SCAN链有N 个输入、1个输出，具有只通过提供N个输入信号、监视1个输出信号、 进行比较就能够实施测试的效果。即，使用上述现有方法需要(2N)个 探针(凸点)，而按照本实施方式1用(N+1)个探针(凸点)就能够测 试全部端子。但是，输出信号不一定限定于1个输出。
(实施方式2)
图2(a)示出本发明实施方式2的半导体集成电路的结构，图2(b) 为本发明实施方式2的半导体集成电路的LSI内部细节图。
图2(a)中，1为SCAN输入端子，2为SCAN输出端子，3为探 针(凸点)，5和6为第1、第2EXOR电路(“异”电路)，10为LSI。
图2(b)中，20为SCAN链(测试电路)。21为SCAN输入端子， 22为SCAN输出端子，23为触发器，25为组合电路，26为逻辑电路， 27为第1EXOR电路，28为第2EXOR电路。
如图2(a)和图2(b)所示，从SCAN输入端子1、21输入老化测 试用信号100，与各老化测试用信号100对应的工作结果输出信号103 输入到第1EXOR电路5、27，第1EXOR电路5、27的输出105输入 到第2EXOR电路6、28。在EXOR电路的配置中，把在LSI10的3个 边a，b，c上准备的第1EXOR电路5、27的工作结果输出信号105输入到 在1个边d上准备的4个输入的第2EXOR电路6、28，将其工作结果 输出信号104从SCAN输出端子2、22输出。
这样，按照本实施方式2，由于具有：用于对半导体集成电路提供老 化测试用信号100的多个SCAN输入端子1、21；把上述老化测试用信 号100作为输入，测试逻辑电路26的测试电路20；用于在外部观测上述 半导体集成电路的输出信号的SCAN输出端子2、22；配置在上述半导 体集成电路的3个边a，b，c上，把上述测试电路20的工作结果输出信号 103作为输入的多个第1“异”电路5、27；以及把上述测试电路20的工作 结果输出信号103和上述多个第1“异”电路5、27的工作结果输出信号 105作为输入的第2“异”电路6、28，从上述SCAN输出端子2、22输出 上述第2“异”电路6、28的工作结果输出信号104，故能够避免LSI内部 的布线条数增加所引起的布线混杂，还能够得到减小LSI的面积和功耗 的效果。
例如，在大规模的LSI中，由于多条长布线在LSI内部延伸，故产 生布线混杂的现象，而且需要插入作为长布线上的摆动误差或串扰等的 对策的缓冲器，由于该单元等引起LSI的面积增大和功耗增大的现象。
在本实施方式2中，在3个边a，b，c上配置EXOR电路5、27，在1 个边d配置EXOR电路6、28，由于是在1个部位上把在配置着EXOR 电路5、27的3个边a，b，c上汇总的信号，与来自配置着EXOR电路6、 28的边d的信号集中之后输入到EXOR电路6、28，故只通过对这4个 插入作为摆动等定时误差的对策等的缓冲器就足够了，能够抑制面积、 功耗的增大。
再有，EXOR电路不一定限定于配置在4个边上。
产业上的利用可能性
本发明的半导体集成电路，作为半导体集成电路中的测试电路等是 有用的。
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标题 发布/更新时间 阅读量
集电体-专利编号CN102971897A 2020-05-11 919
电池集电体-专利编号CN105958078A 2020-05-12 353
电池集电体-专利编号CN105958078B 2020-05-13 514
集电体-专利编号CN106992302A 2020-05-11 209
电池集电体-专利编号CN101425566B 2020-05-12 918
电池集电体-专利编号CN101425567B 2020-05-13 124
电池集电体-专利编号CN101425567A 2020-05-13 964
电池集电体-专利编号CN101425566A 2020-05-12 807
集电体-专利编号CN102971898B 2020-05-11 748
集电体-专利编号CN102971898A 2020-05-11 942
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