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高电压装置

阅读：1049发布：2020-08-16

IPRDB可以提供高电压装置专利检索，专利查询，专利分析的服务。并且本发明涉及一种高电压装置。本发明提供一种形成装置的方法。该方法包含提供具有装置区域的衬底。该装置区域包含定义于该衬底上的源极区域、栅极区域、及漏极区域。该衬底制备有在该衬底上的栅极层。图案化该栅极层以形成在该栅极区域中的栅极及形成围绕该漏极区域的场结构。形成分别在该源极区域及漏极区域中的源极及漏极。该漏极在该栅极的第二侧上与该栅极分开且该源极相邻于该栅极的第一侧。形成互连至该场结构。该互连耦合至电位，该电位在该栅极的第二侧及该漏极间将该电场分布横越该衬底。，下面是高电压装置专利的具体信息内容。

权利要求

1.一种形成半导体装置的方法，包括：

提供具有装置区域的衬底，其中该装置区域包括定义于该衬底上的源极区域、栅极区域、及漏极区域，该衬底制备有在该衬底上的栅极层；

图案化该栅极层以同时形成在该栅极区域中的栅极及形成围绕该漏极区域的场结构；

形成在该源极区域及该漏极区域中的源极及漏极，其中该漏极在该栅极的第二侧上与该栅极分开且该源极相邻于该栅极的第一侧；以及形成互连至该场结构，该互连是耦合至电位，其中，该电位在该栅极的第二侧及该漏极间将电场分布横越该衬底。

2.根据权利要求1所述的方法，另包括在该栅极及该漏极间于该衬底中沿着沟道宽度方向形成内部装置隔离区域。

3.根据权利要求2所述的方法，另包括在该栅极及漏极区域间于该衬底中形成从部分该栅极的下面露出的漂移阱。

4.根据权利要求3所述的方法，其中，该漂移阱围绕该漏极及该内部装置隔离区域。

5.根据权利要求1所述的方法，另包括形成隔离区域，其中，该隔离区域将该装置区域与该装置的其它区域隔离。

6.根据权利要求5所述的方法，另包括形成设置在该隔离区域内的装置阱。

7.根据权利要求6所述的方法，其中，该装置阱围绕该源极、该漏极、漂移阱、及内部装置隔离区域。

8.根据权利要求1所述的方法，其中，该装置为NMOS晶体管。

9.根据权利要求8所述的方法，其中，与该互连耦合的该电位低于该漏极的电位。

10.根据权利要求1所述的方法，其中，该装置为PMOS晶体管。

11.根据权利要求10所述的方法，其中，与该互连耦合的该电位高于该漏极的电位。

12.根据权利要求1所述的方法，其中，该场结构包括导电材料。

13.根据权利要求1所述的方法，其中，该场结构包括栅极电极。

14.根据权利要求13所述的方法，其中，该场结构包括在其上方具有该栅极电极的栅极介电。

15.根据权利要求1所述的方法，另包括在该源极及漏极区域上形成硅化物接触。

16.一种形成半导体装置的方法，包括：

提供具有装置区域的衬底，其中该装置区域包括定义于该衬底上的源极区域、栅极区域、及漏极区域；

形成在该栅极及漏极区域间于该衬底中的漂移阱；

沉积在该衬底上的栅极层；

图案化该栅极层以同时形成在该栅极区域中的栅极及形成围绕该漏极区域的场结构；

形成在该源极区域及该漏极区域中的源极及漏极，其中，该漏极在该栅极的第二侧上与该栅极分开且该源极相邻于该栅极的第一侧；以及形成互连至该场结构，该互连耦合至电位，其中该电位在该栅极的第二侧及该漏极间将电场分布横越该衬底。

17.根据权利要求16所述的方法，其中，该漂移阱从部分该栅极的下面露出。

18.根据权利要求16所述的方法，其中，该装置为NMOS晶体管，与该互连耦合的该电位低于该漏极的电位。

19.根据权利要求16所述的方法，其中，该装置为PMOS晶体管，与该互连耦合的该电位高于该漏极的电位。

说明书全文

高电压装置

技术领域

[0001] 本发明是关于具有快速切换速度及高崩溃电压的晶体管。

背景技术

[0002] 横向双扩散(LD)晶体管已广泛地使用在高电压应用中。LD晶体管的效能依据漏极至源极电阻(Rdson)以及崩溃电压。举例而言，低Rdson导致高切换速度而高崩溃电压增加电压能力。

[0003] 传统达成高崩溃电压的技术导致漏极与门极间的距离增加。然而，此伴随着Rdson的增加，从而不希望地降低切换速度。

发明内容

[0004] 呈现一种形成装置的方法。该方法包含提供具有装置区域的衬底。该装置区域包括定义于该衬底上的源极区域、栅极区域、及漏极区域。该衬底制备有在该衬底上的栅极层。图案化该栅极层以形成在该栅极区域中的栅极及形成围绕该漏极区域的场结构。分别形成在该源极区域及漏极区域中的源极及漏极。该漏极在该栅极的第二侧上与该栅极分开且该源极相邻于该栅极的第一侧。形成互连至该场结构。该互连耦合至电位，该电位在该栅极的第二侧及该漏极间将该电场分布横越该衬底。

[0005] 揭露一种形成装置的方法。该方法包含提供具有装置区域的衬底。该装置区域包括定义于该衬底上的源极区域、栅极区域、及漏极区域。形成在该栅极及漏极区域间于该衬底中的漂移井。沉积在该衬底上的栅极层且图案化该栅极层以形成在该栅极区域中的栅极及形成围绕该漏极区域的场结构。分别形成在该源极区域及漏极区域中的源极及漏极。该漏极在该栅极的第二侧上与该栅极分开且该源极相邻于该栅极的第一侧。形成互连至该场结构。该互连耦合至电位，该电位在该栅极的第二侧及该漏极间将该电场分布横越该衬底。

[0006] 呈现一种装置。该装置包含具有装置区域的衬底。该装置区域包括定义于该衬底上的源极区域、栅极区域、及漏极区域。该装置另包含围绕该漏极区域的场结构。分别在该源极区域及漏极区域中的源极及漏极。该漏极在该栅极的第二侧上与该栅极分开且该源极相邻于该栅极的第一侧。该装置另包含至该场结构的互连。该互连耦合至电位，该电位在该栅极的第二侧及该漏极间将该电场分布横越该衬底。

[0007] 透过参考随后的实施方式及附加图式，揭露于此的本发明的此些及其它目的和优点及特征将变得显而易见。再者，应理解到，揭露于此的各种实施例的特征并非彼此互斥而能够存在于各种组合及变更中。

附图说明

[0008] 于图式中，类似的组件符号通常是关于遍布不同图式中的相同组件。又，图标并非必要按照比例，反而通常强调关于说明本发明的原则。于前述的实施方式中，参考下述的图标来叙述本发明的各种实施例，其中：

[0009] 图1a至1b显示装置的实施例；

[0010] 图1c显示装置的另一个实施例；

[0011] 图2a至2b显示装置的又一个实施例；

[0012] 图3a至3b显示装置的其它实施例；

[0013] 图4a至4i显示用以形成装置的工艺的实施例；以及

[0014] 图5a至5b显示装置的冲击离子化。

具体实施方式

[0015] 一般而言，实施例是关于半导体装置或集成电路(IC)。尤其，一些实施例是关于高功率装置。举例而言，高功率装置包含横向双扩散(LD)晶体管，例如金属氧化物晶体管(MOS)。高功率装置能用作用于电源管理应用的切换电压调节器。LD晶体管能轻易被整合至装置或IC中。举例而言，装置或IC能被并入至消费性电子产品中，尤其是可携式消费性产品，例如手机、笔记型计算机及个人数字助理(PDA)，或与其一起使用。

[0016] 图1a显示装置的实施例的部分100的截面视图，且图1b显示于栅极高度处的对应顶面视图。举例而言，装置为IC。亦可使用其它类型的装置。如图所示，装置包含衬底105。举例而言，衬底为硅衬底。亦可使用其它类型的衬底，例如硅锗、锗、砷化镓、或绝缘体上晶体(COI)，例如绝缘体上硅(SOI)。衬底可为经掺杂的衬底。举例而言，衬底能低度掺杂有p型掺质。亦可提供具有其它类型掺质或不包含掺质的浓度的衬底。

[0017] 装置可包含具有不同掺质浓度的掺杂区域。举例而言，装置可包含高度掺杂(x+)、中度掺杂(x)及低度掺杂(x)区域，其中，x为极性类型，其可为p或n。低度掺杂区域可具2 2
有大约1E11至1E13/cm的掺质浓度，中度掺杂区域可具有大约1E13至1E14/cm 的掺质浓
2
度，而高度掺杂区域可具有大约1E15至1E17/cm的掺质浓度。亦可对不同的掺杂区域提供其它掺质浓度。p型掺质可包含硼、铝、铟或其组合，而n型掺值可包含磷、砷、锑或其组合。

[0018] 衬底包含装置区域。举例而言，装置区域为高电压装置的高电压(HV)装置区域，高电压装置例如为高电压晶体管。于一个实施例中，装置区域包含LD晶体管120。亦可在装置区域中设置其它类型的装置。依照装置或IC的类型，衬底亦可包含其它电路类型的区域。举例而言，装置亦可包含中电压(IV)及低电压(LV)装置和存储器装置的数组区域。可设置隔离区域来隔离或分离衬底的不同区域。在一个实施例中，通过装置隔离区域180将装置区域与其它区域隔离。举例而言，装置隔离区域围绕装置区域。举例而言，隔离区域为浅沟隔离(STI)区域。亦可使用其它类型的隔离区域。举例而言，隔离区域可为深沟隔离(DTI)区域，深度可大约为1至10μm。亦可提供延伸至其它深度的隔离区域。

[0019] 晶体管包含在衬底的表面上的栅极140。举例而言，栅极沿着晶体管的沟道长度方向的宽度大约为0.5至10μm。举例而言，栅极包含在栅极介电142上方的栅极电极144。举例而言，栅极介电可为硅氧化物而栅极电极可为多晶硅。举例而言，栅极介电可为具有大约30至厚度的高电压栅极介电，而栅极电极可大约为500至厚。在一些实施例中，栅极电极可为经掺杂的电极。举例而言，栅极电极可为掺杂有第一极性类型掺质的多晶硅。亦可使用其它类型和厚度的栅极介电与门极电极。举例而言，栅极介电可为高k(介电常数)栅极介电且/或者栅极电极可金属栅极电极。亦可使用栅极的栅极层的其它配置。

[0020] 晶体管亦包含设置于衬底中且在栅极的第一及第二侧上的第一及第二掺杂区域132及134。举例而言，第一掺杂区域是设置在栅极的第一侧上，而第二掺杂区域是设置在栅极的第二侧上。在一个实施例中，对于第一类型晶体管，掺杂区域高度掺杂有第一极性类+
型掺质。对于p型晶体管，亦可提供高度掺杂p型(p)区域。举例而言，高度掺杂区域具
2
有大约1E15至1E16/cm的掺质浓度。掺杂区域的深度可大约为0.1至0.4μm。亦可提供具有其它深度的掺杂区域。此外，第一及第二掺杂区域不必具有相同的深度。

[0021] 在一个实施例中，第一掺杂区域作为晶体管的源极区域。源极区域相邻于第一侧及从栅极的下面露出。从下面露出的部分应足够让源极区域与栅极下方的沟道连通。举例而言，从下面露出的部分可大约为0.1至0.5μm。从下面露出的部分通过其它总量而从栅极的下面露出亦是可行的。在一个实施例中，源极区域的从下面露出的部分为低度掺杂源极(LDS)区域。

[0022] 可在栅极的侧壁设置介电间隔件148。举例而言，介电间隔件可为硅氧化物间隔件。亦可使用其它类型的介电材料，例如硅氮化物或介电材料或层的组合。举例而言，间隔件可为复合间隔件。间隔件可包含偏移间隔件及主要间隔件。偏移间隔件可促进形成LDS区域，而主要间隔件促进形成高度掺杂源极及漏极区域。亦可使用其它配置的间隔件。举例而言，间隔件可为单一间隔件。在形成间隔件之前形成LDS区域而间隔件促进形成高度掺杂源极及漏极区域。在一些例子中，晶体管亦可包含环状区域。环状区域为第二极性掺杂区域邻接S/D区域且靠近栅极。

[0023] 在一些实施例中，在晶体管上方形成介电蚀刻停止层(未显示)。举例而言，蚀刻停止层为硅氮化物蚀刻停止层。亦可使用其它类型的蚀刻停止层。蚀刻停止层应具有能选择性地从介电层190上方被移除的材料。蚀刻停止层促进将接触栓塞形成至晶体管的接触区域，例如栅极电极及掺杂区域。在一些实施例中，蚀刻停止层亦可作为应力层，将应力施加在晶体管的沟道上以改善效能。

[0024] 在一些实施例中，于装置区域内设置内部隔离区域185。内部隔离区域可为STI区域。亦可使用其它类型的隔离区域。较佳地，内部隔离区域与装置隔离区域为相同类型的隔离区域。亦可提供与装置隔离区域不同的内部隔离区域。举例而言，内部隔离区域是在栅极及漏极间沿着晶体管的沟道宽度方向而设置于装置隔离区域中。举例而言，内部隔离沿沟道宽度方向而从装置区域的一侧延伸至另一侧。亦可使用其它配置的装置及内部隔离区域。如图所示，内部隔离区域从栅极的下面露出。举例而言，内部隔离区域在栅极的第二侧下面延伸大约0.1至0.3μm。亦可提供在栅极的第二侧下面延伸其它宽度的内部隔离区域。举例而言，内部隔离区域的宽度可大约为0.2至5μm。依照漏极电压，亦可使用其它宽度。内部隔离区域的宽度及深度可决定晶体管的漂移长度。

[0025] 漂移井150是设置在衬底中。在一个实施例中，漂移井是设置在装置区域中。举例而言，漂移井是设置在栅极及漏极区域间且从部分栅极的下面露出。如图所示，漂移井包括漏极及内部装置隔离区域。在一个实施例中，漂移井的底部的深度是在漏极区域以下。在一个实施例中，漂移井的底部的深度是在装置隔离及内部装置隔离区域以下。在一个实施例中，漂移井是连续的且包括漏极区域且至少与主动区域在栅极底下的部分重叠。从漏极且围绕内部隔离区域至栅极下方的沟道的距离为晶体管的漂移距离。

[0026] 漂移井包含第一极性类型掺质。在一个实施例中，漂移井的掺质浓度低于漏极的-掺质浓度。在一个实施例中，漂移井可低度(x)或中度(x)掺杂有第一极性类型掺质。举
2
例而言，漂移井的掺质浓度大约为1E12至1E14/cm。其它掺质浓度亦为可行的。举例而言，掺质浓度可依存于装置的最大或崩溃电压需求。依照装置的设计电压，漂移井的深度可大约为0.1至5μm。

[0027] 装置井170是设置在衬底中。在一个实施例中，装置井是设置在装置隔离区域内。举例而言，装置井是设置在包括源极、漏极、漂移井及内部装置隔离区域的装置隔离区域内。在一个实施例中，装置井的底部的深度低于源极、漏极及漂移井。在一个实施例中，装置井的底部的深度低于装置隔离区域及内部装置隔离区域。亦可提供比漂移井浅或相同深度的装置井。在一个实施例中，如图1c所示，装置井与漂移井的深度大约相同。举例而言，装置井可在漂移井的两侧。亦可使用其它配置的装置及漂移井。举例而言，漂移井可仅在漂移井的包括装置的源极区域及沟道的一侧。

[0028] 对于第一极性类型装置，装置井包含第二极性掺质。举例而言，对于n型装置，装置井包括p型掺质，对于p型装置则包括n型掺质。掺质浓度可依存于装置的电压需求。装-置井可低度(x)或中度(x)掺杂有第一极性类型掺质。亦可使用其它掺质浓度的装置井，举例而言，高于低度掺杂衬底的掺质浓度。

[0029] 可在栅极的栅极电极和源极及漏极区域上形成硅化物接触128。举例而言，硅化物接触可为镍基接触。亦可使用其类型的金属硅化物接触。举例而言，硅化物接触可为钴硅化物(CoSi)。硅化物接触的厚度可大约为100至亦可使用其它厚度的硅化物接触。可使用硅化物接触来减少接触电阻以及促进接触至后端工艺金属互连。

[0030] 于操作晶体管期间，第一掺杂区域会具有第一电位而第二掺杂区域会具有第二相对电位。举例而言，第二电位是相关于第一电位。举例而言，第一电位可为低电位，而第二电位可为高电位。亦可将第一电位设置为高电位，而将第二电位设置为低电位。举例而言，在操作期间，于n型晶体管的例子中，源极是位于低电位，例如接地或0V，而漏极位于高电位，例如6至30V。依照晶体管的操作参数，亦可使用其它数值的高及低电位。由于漏极具有比栅极高的电位，因此，栅极的漏极侧会因高电场而具有高冲击离子化。对于p型晶体管而言，漏极是位在低电位，例如接地或0V，而源极与门极是位在高电位，例如6至30V。依照晶体管的操作参数，亦可使用其它数值的高及低电位。在源极或漏极处的高电压能引起介电层的崩溃而让晶体管无法操作。

[0031] 在一个实施例中，提供场结构160。在一个实施例中，场结构为设置在衬底上的导电环结构并围绕晶体管的漏极。举例而言，环结构是设置在内部隔离区域及环绕漏极的装置隔离区域上。场结构是用来将电场于漏极与门极间分布横跨衬底。此于栅极边缘处减少冲击离子化而改善栅极介电崩溃电压。

[0032] 场结构于操作期间是耦合至与漏极对应的电位。举例而言，若漏极相对于源极是位在高电位，则场结构是耦合至低电位。于漏极位在低电位的例子中，场结构是耦合至高电位。在一个实施例中，场结构是耦合至源极。举例而言，场结构是耦合至第一电位。在另一个实施例中，场结构是耦合至衬底或装置井。在其它实施例中，场结构是耦合至衬底或源极，视衬底或源极导致较大电压差而定。而在其它实施例中，于源极及衬底是位在相同电位的例子中，场结构可耦合至源极及衬底两者。将场结构耦合至与源极及/或衬底分开的相对电位亦是可行的。提供与漏极相对的电位给场结构的其它配置亦是可行的。

[0033] 在一个实施例中，于n型晶体管的例子中，场结构是耦合至低电位，例如接地或0V。将场结构耦合至低于漏极电位的其它电位亦是可行的。于p型晶体管的例子中，场结构是耦合至高电位，例如接地或6至30V。于n及p型晶体管两者中，于场结构及漏极处的电位间的差愈大，栅极及漏极间的电场的分布愈佳。此于栅极边缘处减少冲击离子化而改善或提升介电崩溃电压。

[0034] 在一个实施例中，场结构是由导电材料形成。举例而言，导电材料可多晶硅。亦可使用其它类型的材料，例如金属。于较佳的实施例中，场结构具有与晶体管的栅极相同的组成。举例而言，场结构可包含在其上方具有栅极电极的栅极介电。亦可将硅化物接触如栅极般设置在场结构上方。提供与栅极为相同配置的场结构将工艺简化。举例而言，可同时形成栅极及场结构。在其它实施例中，场结构具有与栅极不相同的组成。

[0035] 通过接触栓塞194及195，设置在介电层190中的导线198可用来耦合源极及场结构。举例而言，介电层为硅氧化物层。在一个实施例中，介电层为高深宽比工艺(HARP)介电材料。亦可使用其它类型的介电材料。举例而言，介电层可由例如为含氟硅氧化物(FSG)的掺杂硅氧化物、例如为磷酸硼硅酸盐玻璃(BPSG)及磷酸盐硅酸盐玻璃(PSG)的未掺杂或掺杂硅酸盐玻璃、未掺杂或掺杂热生长硅氧化物、未掺杂或掺杂TEOS沉积硅氧化物、和例如为有机硅酸盐玻璃(OSG)及掺氟硅酸盐玻璃(FSG)的低k或超低k介电材料形成。介电层应能关于蚀刻停止层而被选择性地蚀刻或图案化。

[0036] 介电层包含上及下部。上部是作为在其中形成有导线的内部金属介电(IMD)层。下部是作为在其中形成有接触栓塞的层间介电(ILD)层。在一个实施例中，ILD层为前金属介电(PMD)层，在其中接触栓塞是形成至衬底上的接触区域，例如至晶体管的接触区域，包含源极、漏极和栅极。

[0037] 在一个实施例中，上及下部是为分开的部分。举例而言，使用分离的工艺来形成导线及栓塞，例如单一镶嵌工艺。亦可使用其它技术来形成导线及栓塞。举例而言，可使用相对离子蚀刻(RIE)技术或RIE及镶嵌技术的组合。

[0038] 对于使用分离的工艺来形成接触栓塞及导线的例子，栓塞及导线的导电材料可为不相同的。在一个实施例中，接触栓塞为钨(W)，而导线为铜线。亦可使用其它类型材料的栓塞及导线。举例而言，导线可为铝线。在其它实施例中，可使用双镶嵌工艺来形成导电栓塞及导线。于此种例子中，导电栓塞及导线的材料为相同。

[0039] 场结构的出现于漏极与门极间将电场散布横跨衬底，以在栅极边缘处减少冲击离子化。此无须增加会提升Rdson的栅极及漏极间的距离便能改善栅极介电崩溃电压。

[0040] 图2a显示装置的另一个实施例的部分100的截面视图，且图2b显示于栅极高度处的对应顶面视图。装置与图1a至1b所显示者类似。据此，可能不描述或不详细地描述类似的特征。在一个实施例中，装置是形成在衬底105上。举例而言，衬底为硅衬底。亦可使用其它类型的半导体衬底。在一个实施例中，衬底为p型衬底。提供具有其它类型掺质或掺质浓度的衬底，包含未经掺杂的衬底，亦是可行的。

[0041] 衬底包含第一极性类型漂移井150及第二极性类型装置井170。漂移井包括漏极134且从栅极远离第二侧的部分的下面露出。装置井包括源极132及晶体管的沟道。举例而言，井可低度或中度掺杂有各自极性类型掺质。在一个实施例中，漂移井是设置在装置井内。举例而言，装置井的深度比漂移井还深。在一个实施例中，装置及漂移井为大约相同的深度。举例而言，装置井可在漂移井的两侧。装置及漂移井的其它配置亦是可行的。举例而言，漂移井可仅在漂移井包括装置的源极区域及沟道的一侧上。

[0042] 在一个实施例中，设置井接触135。井接触是设置在装置井中并远离衬底的表面部分。在一个实施例中，井接触高度掺杂有第二极性类型掺质。举例而言，对于n型晶体管，+ +井接触区域为p接触。对于p型晶体管，亦可设置n 接触。其它掺质浓度的井接触亦是可行的。举例而言，井接触的深度可与源极或漏极大约相同。亦可设置具有其它深度的接触。
举例而言，井接触提供至装置井的接触以偏移装置井。

[0043] 在一个实施例中，井接触通过内部隔离区域185而与源极隔离。在一些实施例中，并无设置用来分开井接触及源极的内部隔离区域。源极及井接触的其它配置亦是可行的。

[0044] 在一个实施例中，井接触、源极及场结构160为共同地耦合。举例而言，通过接触栓塞194、195及196，设置在介电层190中的导线198可用来共同地耦合源极、场结构及井分接区域。举例而言，装置井、源极及场结构可耦合至第二相对电位。在其它实施例中，场结构可耦合至装置井接触或源极。亦可使用其它耦合接触井、源极及场结构的配置。

[0045] 图3a至3b显示装置100的其它实施例的截面视图。装置与图1a至1b及图2a至2b所显示者类似。据此，可不描述或不详细地描述类似的特征。

[0046] 参阅图3a，装置是形成在基底衬底105上。举例而言，衬底为硅基底衬底。亦可使+用其它类型的基底衬底。在一个实施例中，基底衬底为p衬底。提供具有其它类型掺质或掺质浓度的基底衬底，包含未经掺杂的基底衬底，亦是可行的。

[0047] 在一个实施例中，表面衬底110是设置在基底衬底上方。举例而言，表面衬底为硅表面衬底。表面衬底可为硅外延(epi)表面衬底。亦可使用其它类型的表面衬底。在一个实施例中，表面衬底为p表面衬底。提供具有其它类型掺质或掺质浓度的表面衬底，包含未经掺杂的基底衬底，亦是可行的。

[0048] 表面衬底包含第一极性类型漂移井150及第二极性类型装置井170。在一个实施例中，表面衬底应足够厚以容纳漂移及装置井。漂移井包括漏极134且从栅极远离第二侧的部分的下面露出。装置井包括源极132及晶体管的沟道。举例而言，井可低度或中度掺杂有各自极性类型掺质。在一个实施例中，漂移井是设置在装置井内。举例而言，装置井的深度比漂移井还深。在一个实施例中，装置及漂移井为大约相同的深度。举例而言，装置井可在漂移井的两侧。装置及漂移井的其它配置亦是可行的。举例而言，漂移井可仅在漂移井包括装置的源极区域及沟道的一侧上。

[0049] 在一个实施例中，设置井接触135。井接触是设置在装置井中并远离衬底的表面部分。在一个实施例中，井接触高度掺杂有第二极性类型掺质。举例而言，对于n型晶体管，+ +井接触区域为p接触。对于p型晶体管，亦可设置n 接触。其它掺质浓度的井接触亦是可行的。举例而言，井接触的深度可与源极或漏极大约相同。亦可设置具有其它深度的接触。
举例而言，井接触提供至装置井的接触以偏移装置井。

[0050] 在一个实施例中，井接触通过内部隔离区域185而与源极隔离。在一些实施例中，并无设置用来分开井接触及源极的内部隔离区域。源极及井接触的其它配置亦是可行的。

[0051] 在一个实施例中，井接触、源极及场结构160为共同地耦合。举例而言，通过接触栓塞194、195及196，设置在介电层190中的导线198可用来共同地耦合源极、场结构及井分接区域。举例而言，装置井、源极及场结构可耦合至第二相对电位。在其它实施例中，场结构可耦合至装置井接触或源极。亦可使用其它耦合接触井、源极及场结构的配置。

[0052] 参阅图3b，装置是形成在基底衬底105上。举例而言，衬底为硅基底衬底。亦可使-用其它类型的基底衬底。在一个实施例中，基底衬底为p衬底。提供具有其它类型掺质或掺质浓度的基底衬底，包含未经掺杂的基底衬底，亦是可行的。

[0053] 在一个实施例中，表面衬底110是设置在基底衬底上方。举例而言，表面衬底为硅表面衬底。表面衬底可为硅外延(epi)表面衬底。亦可使用其它类型的表面衬底。在一个-实施例中，表面衬底为p表面衬底。提供具有其它类型掺质或掺质浓度的表面衬底，包含未经掺杂的基底衬底，亦是可行的。

[0054] 在一个实施例中，于衬底上设有与基底及表面衬底为相反极性类型的埋入井115。举例而言，相反极性类型埋入井为高度掺杂的相反极性类型埋入井。举例而言，对于p型表+ -
面及基底衬底，相反极性类型埋入井为n埋入井。举例而言，表面衬底为p 表面衬底，埋入+ -
井为n埋入井，基底衬底为p 基底衬底。埋入井可为基底衬底的一部分。举例而言，可通过将掺质掺入基底衬底中而形成埋入井。亦可使用其它配置的表面衬底、埋入井及基底衬底。

[0055] 在一个实施例中，表面衬底包含第一极性类型漂移井150及第二极性类型装置井170。在一个实施例中，表面衬底应足够厚以容纳漂移及装置井。漂移井包括漏极134且从栅极远离第二侧的部分的下面露出。装置井包括源极132及晶体管的沟道。举例而言，井可低度或中度掺杂有各自极性类型掺质。在一个实施例中，漂移井是设置在装置井内。举例而言，装置井的深度比漂移井还深。在一个实施例中，装置及漂移井为大约相同的深度。
举例而言，装置井可在漂移井的两侧。装置及漂移井的其它配置亦是可行的。举例而言，漂移井可仅在漂移井包括装置的源极区域及沟道的一侧上。

[0056] 在一个实施例中，设置井接触135。井接触是设置在装置井中并远离衬底的表面部分。在一个实施例中，井接触高度掺杂有第二极性类型掺质。举例而言，对于n型晶体管，+ +井接触区域为p接触。对于p型晶体管，亦可设置n 接触。其它掺质浓度的井接触亦是可行的。举例而言，井接触的深度可与源极或漏极大约相同。亦可设置具有其它深度的接触。
举例而言，井接触提供至装置井的接触以偏移装置井。

[0057] 在一个实施例中，井接触通过内部隔离区域185而与源极隔离。在一些实施例中，并无设置用来分开井接触及源极的内部隔离区域。源极及井接触的其它配置亦是可行的。

[0058] 在一个实施例中，井接触、源极及场结构160为共同地耦合。举例而言，通过接触栓塞194、195及196，设置在介电层190中的导线198可用来共同地耦合源极、场结构及井分接区域。举例而言，装置井、源极及场结构可耦合至第二相对电位。在其它实施例中，场结构可耦合至装置井接触或源极。亦可使用其它耦合接触井、源极及场结构的配置。

[0059] 应理解到，图3a至3b的各种衬底配置亦可应用至图1a至1c的装置。在其它实施例中，衬底可为绝缘体上晶体(COI)类型的衬底，例如绝缘体上硅(SOI)衬底。COI衬底包含由埋入绝缘体层所分开的基底及表面衬底。再者，井及其它特征的各种配置能被应用至装置的不同实施例。

[0060] 图4a至4h显示用于形成装置200的工艺的实施例的截面视图。参阅图4a，设置-衬底105。在一个实施例中，衬底为硅衬底。衬底可为经掺杂的衬底，例如p衬底。亦可使用其它类型的衬底，例如硅锗、砷化镓、COI，例如SOI、或蓝宝石。衬底可掺杂有其它类型的掺质或掺质浓度。

[0061] 在一些实施例中，衬底可包含在其上设有表面衬底的基底衬底。举例而言，基底及表面衬底可为硅。在一个实施例中，表面衬底为epi表面衬底。亦可使用其它类型的半导体材料于基底及表面衬底。应理解到，基底及表面衬底不必为相同材料。

[0062] 在一个实施例中，基底衬底为p+衬底且表面衬底为p-衬底。提供具有其它掺质浓度或不同类型的掺质的衬底，包含无掺质，亦是可行的。在一些实施例中，亦可设置与表面衬底为相反极性的埋入井。举例而言，埋入井为与表面衬底为相反极性的高度掺杂井。在+ - - +一个实施例中，n埋入井是用来将p 表面epi衬底从p 基底衬底分开。n 埋入井可为基底衬底的一部分。亦可使用其它配置的基底衬底、表面衬底及埋入井。

[0063] 如图所示，装置区域是定义在衬底上。虽然显示一个装置区域，但应理解到衬底可包含各种类型的区域(未显示)。举例而言，对于其它类型的装置，衬底可包含其它装置区域。IC可包含在其中形成有逻辑装置的逻辑区域。举例而言，依照所形成的IC的类型，逻辑区域可包含不同电压装置的区域。举例而言，逻辑区域可包含高电压(HV)装置、中或中度电压(IV)装置及低电压(LV)装置的区域。亦可使用其它配置的逻辑区域。此外，可设置其它类型的装置区域。

[0064] 在一个实施例中，装置区域为HV区域。举例而言，装置区域作为LD晶体管的装置区域。将装置区域提供给其它类型的装置亦是可行的。通过装置隔离区域180将装置区域从其它区域分开。装置隔离区域围绕装置区域。在一个实施例中，装置区域另包含内部装置隔离区域185以将装置区域分开为第一及第二次区域。举例而言，内部装置隔离区域在衬底的表面上将装置区域分开为第一及第二次区域。

[0065] 在一个实施例中，于装置区域内设置内部隔离区域185。举例而言，内部隔离区域是在栅极及漏极间沿着晶体管的沟道宽度方向而设置于装置隔离区域中。举例而言，内部隔离沿沟道宽度方向而从装置区域的一侧延伸至另一侧。

[0066] 举例而言，隔离区域为STI。可实施各种工艺以形成STI区域。举例而言，可使用蚀刻及掩模技术来蚀刻衬底以形成沟槽，接着在其中填充介电材料，例如硅氧化物。可实施化学机械研磨(CMP)以移除过量的氧化物并提供平的衬底顶表面。亦可使用其它工艺或材料来形成STI。举例而言，STI的深度可大约为2000至亦可使用其它深度的STI。在其它实施例中，隔离可为其它类型的隔离区域。并且，装置及内部隔离区域可为不同类型的隔离区域。

[0067] 如图4b所示，掺杂井150形成在装置区域中。掺杂井作为装置的漂移井。在一个实施例中，漂移井设置在装置区域的部分中。举例而言，漂移井包括内部隔离区域及在装置区域的第二侧上的装置隔离区域的一部分。举例而言，漂移井的深度大约为0.1至5μm。亦可提供其它深度的漂移井。举例而言，漂移井的深度可依存于装置操作电压。对于第一极性类型装置，漂移井包含第一极性类型掺质。举例而言，对于n型装置，提供n型漂移井。
举例而言，n型漂移井可包含磷掺质。对于p型装置，提供p型漂移井亦是可行的。在一个实施例中，漂移井可低度或中度掺杂有第一极性类型掺质。其它掺质浓度的第一漂移井亦是可行的。

[0068] 在一些实施例中，如图4c所示，装置掺杂井形成在装置区域中。装置井作为晶体管的主体井。装置井包含第二极性类型掺质。在一个实施例中，装置井是低度掺杂的装置2
井。举例而言，装置井的掺质浓度大约为1E13至1E14/cm。在一个实施例中，装置井包括漂移井及内部隔离区域。在一个实施例中，装置井包括装置隔离区域的一部分、内部隔离区域及漂移井。举例而言，装置井的深度大约为0.5至6μm。亦可使用其它深度的装置井。
在其它实施例中，装置井及漂移井可具有大约相同的深度。举例而言，装置井可在漂移井的两侧。亦可使用其它配置的装置及漂移井。举例而言，漂移井可仅在漂移井的包括装置的源极区域及沟道的一侧。

[0069] 为了形成掺杂井，使用曝露装置区域的植入掩模。举例而言，植入掩模包括由光刻掩模所图案化的光阻。使用植入掩模来将掺质植入衬底中。以适当的剂量及能量来植入掺质。具有各自植入掩模的分开植入工艺是用来形成不同极性类型的掺杂井。举例而言，分开工艺是用来形成漂移及装置井。在一个实施例中，在形成漂移井之前形成装置井。在一些实施例中，举例而言，可实施不同能量的多植入来形成掺杂井。亦可实施其它配置的植入工艺来形成井。

[0070] 用来形成装置井的植入工艺可与用来形成装置中其它相似类型的井的工艺兼容或相同。举例而言，工艺可与现行用来形成相似类型的井的CMOS工艺兼容。举例而言，装置可与低电压装置或中电压装置同时形成。此让现行CMOS植入掩模的相同光刻掩模用来图案化用于装置井的植入掩模。举例而言，可客制化现行CMOS植入掩模以包含装置井开口。在其它实施例中，分开的装置井掩模可用来具体分割装置井的掺杂。于此种例子中，相同的掩模能用来形成第二装置井。

[0071] 实施退火。在一个实施例中，于形成漂移及装置井之后，实施退火。退火活化掺质。在其它实施例中，可对漂移及装置井实施分开的退火。举例而言，于形成掺杂井之后，实施退火。

[0072] 如图4d所示，在衬底上形成栅极的栅极层。在一个实施例中，栅极层包含在衬底上的栅极介电层242及在其上的栅极电极层244。举例而言，栅极介电层为硅氧化物。栅极介电层的厚度大约为30至举例而言，栅极介电层为高电压栅极介电层。可由热氧化来形成栅极介电层。举例而言，由湿式氧化接着于氧化环境中退火衬底来形成介电层。举例而言，湿式氧化的温度能大约为600至1000℃。举例而言，能在大约1000℃的温度实施退火。

[0073] 至于栅极电极层，其可为多晶硅。栅极电极层的厚度可大约为500至其它厚度亦是可行的。举例而言，可由CVD来形成栅极电极层。亦可使用其它用来形成栅极电极层的技术。栅极电极层可形成为非晶形或晶形层。在一个实施例中，栅极电极层为掺杂2
有第一类型掺质的多晶硅。栅极电极层中的掺质浓度可为大约1E14至1E15/cm。可实施各种技术来掺杂栅极电极，例如，同时掺杂或离子植入。

[0074] 其它类型的栅极介电与门极电极材料或厚度亦是可行的。举例而言，栅极介电材料可为高k介电材料而栅极电极材料可为金属栅极电极材料。其它配置的栅极层亦是可行的。举例而言，栅极介电及/或门极电极层可具有多层。可由各种技术来形成层，例如热氧化、CVD及溅镀。

[0075] 参阅图4e，在衬底上形成掩模层249。举例而言，掩模层形成在栅极电极层上方。在一个实施例中，掩模层为软掩模层，例如光阻。曝光源可透过包含所需图案的标线片来选择性地曝露光阻。于选择性地曝露光阻之后，接着形成对应于当欲移除栅极层时的位置的开口。为了改善光刻解析，可在光阻层下方使用抗反射涂布(ARC)。

[0076] 在其它实施例中，掩模层可为硬屏蔽层。举例而言，硬掩模层可包括TEOS或硅氮化物。亦可使用其它类型的硬掩模材料。可使用软掩模来图案化硬掩模层，例如光阻。

[0077] 如图4f所示，图案化的掩模层作为用于后续蚀刻工艺的蚀刻掩模。举例而言，蚀刻将掩模的图案转移至栅极层。蚀刻通过曝露衬底来移除未被掩模保护的栅极层。举例而言，蚀刻可为各向异性蚀刻，例如相对离子蚀刻(RIE)。亦可使用其它类型的蚀刻工艺。在一个实施例中，实施RIE来图案化栅极层以形成栅极140。在一个实施例中，蚀刻将栅极层图案化以形成栅极及围绕衬底的由内部隔离及装置隔离区域所定义的漏极区域的场结构160。

[0078] 如同说明，栅极及场结构是形成于使用栅极层的相同蚀刻工艺中。在一个实施例中，使用不同的工艺来形成栅极及场结构。这让栅极及场结构具有不同的材料。举例而言，在形成栅极之后，导电层形成在衬底上并被图案化以形成场结构。其它使用不同工艺来形成栅极及场结构的技术亦是可行的。

[0079] 在一个实施例中，低度掺杂区域232及234是形成在衬底上且在装置的源极及漏极区域中。低度掺杂区域具有第一极性类型掺质。为了形成低度掺杂区域，将第一极性类型掺质植入衬底中。举例而言，可关于装置区域自对准植入。举例而言，可将植入掺杂至未受栅极、场结构及隔离区域保护的衬底中。举例而言，轻度掺杂区域的深度大约为0.1至2
0.4μm。植入剂量可为大约5E12至5E13/cm且植入能量可为10至100KeV。亦可使用其它植入参数。

[0080] 侧壁间隔件148是形成在栅极及场结构的侧壁上。为了形成侧壁间隔件，将介电层沉积在衬底上。举例而言，介电层可为硅氧化物。亦可使用其它类型的介电材料，例如硅氮化物。可由CVD来形成介电层。亦可使用其它技术来形成介电层。举例而言，介电层的厚度可为300至其它厚度的介电层亦是可行的。举例而言，厚度可依据所需要的间隔件的宽度。各向异性蚀刻(例如RIE)可实施来移除介电层的水平部分，留下栅极的侧壁上的间隔件。在一些应用中，可从多介电层形成间隔件。

[0081] 参阅图4g，高度掺杂区域132及134形成在衬底上的源极及漏极区域中。高度掺杂区域具有第一极性类型掺质。形成高度掺杂区域包含将第一类型掺质植入衬底中。如同形成低度掺杂区域一般，关于装置区域来自对准植入。举例而言，可将植入掺杂至未受栅极、场结构及隔离区域保护的衬底中。在这个例子中，侧壁间隔件导致高度掺杂源极区域被位移，产生包含低度掺杂源极部分及高度掺杂更深部分的源极。举例而言，低度掺杂区域2
的深度可大约为0.1至0.4μm。植入剂量大约为5E12至5E13/cm且植入能量可为10至
100KeV。亦可使用其它植入参数。此形成LD晶体管120。

[0082] 如图4h所示，在一个实施例中，硅化物接触128形成在晶体管的接触区域上。举例而言，硅化物接触形成在晶体管的栅极、源极及漏极上。在一个实施例中，硅化物接触亦形成在场结构的上方。硅化物接触是用以促进主动衬底及BEOL金属线间的低电阻接触。在一个实施例中，厚度大约为亦可提供其它厚度。

[0083] 为了形成硅化物接触，在衬底的表面上沉积金属层。举例而言，金属层可为镍或其合金。亦可使用其它类型的金属层，例如钴或其合金，包含镍。可通过物理气相沉积(PVD)来形成金属层。其它类型的金属组件及/或由其它类型的工艺所形成亦是可行的。

[0084] 可实施第一退火。第一退火将金属掺质扩散至主动衬底中，形成硅化物层。举例而言，于大约300至600℃的温度实施第一退火大约10至60秒。举例而言，通过湿式移除工艺来移除未于主动衬底的硅化中使用的过量的金属。举例而言，选择性对硅化物接触来移除未反应的金属材料。可实施第二退火以强化硅化物层的材料特性，例如，低电阻。第一及第二退火工艺可为快速热退火(RTA)。可使用其它退火参数或技术来形成硅化物接触。

[0085] 参见图4i，介电层190形成在衬底上，覆盖晶体管。于形成介电层之前，介电蚀刻停止层可形成在晶体管上方。举例而言，蚀刻停止层为硅氮化物蚀刻停止层。亦可使用其它类型的蚀刻停止层。蚀刻停止层应具有能从在其上方的介电层被选择性地移除的材料。蚀刻停止层促进将穿孔栓塞形成至晶体管的接触区域，例如栅极电极及源/漏极(S/D)区域。在一些实施例中，蚀刻停止层亦可作为应力层，以将应力施加在晶体管的沟道上，来改善效能。各种技术(例如CVD)可实施来形成蚀刻停止层。

[0086] 介电层作为互连介电层，在该互连介电层中，是形成互连，以耦合至晶体管的各种接触区域或终端。举例而言，介电层为硅氧化物层。在一个实施例中，介电层为高深宽比工艺(HARP)介电材料。亦可使用其它类型的介电材料。举例而言，介电层可由例如为含氟硅氧化物(FSG)的掺杂硅氧化物、例如为磷酸硼硅酸盐玻璃(BPSG)及磷酸盐硅酸盐玻璃(PSG)的未掺杂或掺杂硅酸盐玻璃、未掺杂或掺杂热生长硅氧化物、未掺杂或掺杂TEOS沉积硅氧化物、和例如为有机硅酸盐玻璃(OSG)及掺氟硅酸盐玻璃(FSG)的低k或超低k介电材料形成。介电层应能关于蚀刻停止层而被选择性地蚀刻或图案化。

[0087] 介电层包含上及下部。上部是作为在其中形成有导线的内部金属介电(IMD)层。下部是作为在其中形成有接触栓塞的层间介电(ILD)层。在一个实施例中，ILD层为前金属介电(PMD)层，在其中接触栓塞是形成至衬底上的接触区域，例如至晶体管的接触区域，包含源极、漏极和栅极。

[0088] 在一个实施例中，上及下部为分开的部分。举例而言，使用分离的工艺来形成导线及栓塞，例如单一镶嵌工艺。举例而言，穿孔开口是形成在PMD层中，使用掩模及蚀刻工艺，例如RIE。以导电材料来填充穿孔开口。举例而言，通过CMP来移除过量的导电材料，以形成在穿孔开口中具有曝露的接触栓塞的平的顶表面。接着，在PMD层上方形成IMD层。使用掩模及蚀刻工艺在IMD层中形成沟槽。沟槽对应于导线且与PMD层中的接触栓塞连通。以导电材料填充沟槽。举例而言，通过CMP来移除过量的导电材料，以提供具有曝露的互联机的平的顶表面。其它用来形成导线及栓塞的技术以及其它类型的导电材料的使用方法亦是可行的。

[0089] 对于使用分离的工艺来形成接触栓塞及导线的例子，栓塞及导线的导电材料可为不相同的。在一个实施例中，接触栓塞为钨(W)栓塞，而导线为铜线。亦可使用其它类型材料的栓塞及导线。举例而言，导线可为铝线。在其它实施例中，可使用双镶嵌工艺来形成导电栓塞及导线。于此种例子中，导电栓塞及导线的材料为相同。

[0090] 在一个实施例中，接触栓塞194及195是形成在介电层的下部中。接触栓塞是耦合至源极及至场结构。接触栓塞是被介电层的上部中的导线198互连。在一个实施例中，源极及场结构并无互连。于此种例子中，场结构是互连至低于漏极的低电位源极。在一个实施例中，场结构是互连至接地或0V。亦可将场结构耦合至其它低电位源极。

[0091] 在其它实施例中，设置井接触。井接触是设置在装置井中并远离衬底的表面部分。在一个实施例中，井接触高度掺杂有第二极性类型掺质。举例而言，对于n型晶体管，井接+ +
触区域为p接触。对于p型晶体管，亦可设置n 接触。其它掺质浓度的井接触亦是可行的。
举例而言，井接触的深度可与源极或漏极大约相同。亦可设置具有其它深度的接触。举例而言，井接触提供至装置井的接触以偏移装置井。

[0092] 在一个实施例中，井接触通过内部隔离区域而与源极隔离。在一些实施例中，并无设置用来分开井接触及源极的内部隔离区域。源极及井接触的其它配置亦是可行的。

[0093] 在一个实施例中，井接触、源极及场结构160为共同地耦合。举例而言，通过接触栓塞，设置在介电层中的导线可用来共同地耦合源极、场结构及井分接区域。举例而言，装置井、源极及场结构可耦合至第二相对电位。在其它实施例中，场结构可耦合至装置井接触或源极。亦可使用其它耦合接触井、源极及场结构的配置。

[0094] 图5a至5b显示具有及不具有场结构的晶体管的冲击离子化。参照图3a，不具有场结构的晶体管120的冲击离子化330是集中在栅极的漏极侧处。另一方面，图3b的具有场结构的晶体管的冲击离子化340是从漏极至栅极而分布横跨于衬底。通过将离子冲击化横跨衬底，举例而言，从栅极的漏极侧及隔离区域的下方至漏极，能达成介电崩溃电压的提升。

[0095] 表1显示具有及不具有场结构的晶体管的TCAD仿真结果。晶体管的尺寸为相同。可以看见，通过使用场结构，崩溃电压从29.3V提升至34.5V。

[0096]装置参数不具有场结构具有场结构
idlin(uA/um) 12 12
崩溃电压(V) 29.3 34.5

[0097] 表1

[0098] 本发明可以其它特定形式来实施而不背离本发明的精神及实质特性。因此，前述实施例在所有方面视为说明性的，并非限制在此描述的本发明。因此，本发明的范畴是由附加权利要求所指出，而非由前述的实施方式，且在权利要求的等效的意义及范围内的所有改变是包括在其中。

标题	发布/更新时间	阅读量
电压调节设备-专利编号CN101238423B	2020-05-11	817
一种冲击电压发生器-专利编号CN105044410A	2020-05-11	847
电压调节设备-专利编号CN101238423A	2020-05-11	531
一种直流电压发生器-专利编号CN101493476A	2020-05-12	952
一种电压调节装置-专利编号CN103576823A	2020-05-11	809
一种电压调节装置-专利编号CN103576823B	2020-05-12	715
直流电压发生器-专利编号CN201364349Y	2020-05-12	320
一种冲击电压发生器-专利编号CN205336147U	2020-05-13	525
一种冲击电压试验系统-专利编号CN205333789U	2020-05-13	310
高电压大容量冲击电压发生器-专利编号CN201892694U	2020-05-13	844

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