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具有降低击穿电压的低电压瞬态电压抑制器

阅读：1015发布：2020-09-11

IPRDB可以提供具有降低击穿电压的低电压瞬态电压抑制器专利检索，专利查询，专利分析的服务。并且一种半导体结型器件，包括低电阻率半导体材料的衬底202，所述衬底具有预先选择的极性。锥形凹进部210延伸到衬底202中，并且随着从衬底202的上表面向下延伸而向内逐渐变细。半导体层(N+POLY)设置在凹进部210内，并且延伸到衬底202的上表面之上。半导体层(N+POLY)具有与衬底202的极性相反的极性。金属层212在半导体层(N+POLY)上。，下面是具有降低击穿电压的低电压瞬态电压抑制器专利的具体信息内容。

权利要求

1.一种半导体结型器件，包括：

具有预先选择的极性的低电阻率半导体材料的衬底；

锥形凹进部，其延伸到所述衬底中，并且所述锥形凹进部随着从所述衬底的上表面向下延伸而向内逐渐变细，其中，所述锥形凹进部是V型凹槽；

半导体层，其设置在所述凹进部内并且在所述衬底的上表面之上延伸，所述半导体层具有与所述衬底的极性相反的极性，其中，所述半导体层如下形成：首先沉积未掺杂的多晶硅层，在所述多晶硅层中注入具有与所述衬底的极性相反的极性的掺杂剂，以及使用退火工艺将所述掺杂剂扩散到所述衬底中，从而使得所述锥形凹进部的底部顶尖处的电场增强以降低所述器件的击穿电压，并且其中所述半导体层覆盖氧化物层，所述氧化物层是用于形成掩模以产生所述锥形凹进部；以及金属层，其覆盖在所述半导体层上。

2.根据权利要求1所述的半导体结型器件，其中，所述衬底包括硅衬底。

3.根据权利要求1所述的半导体结型器件，其中，所述衬底具有[100]表面取向。

4.根据权利要求1所述的半导体结型器件，其中，所述半导体层包括多晶硅层。

5.一种形成半导体结型器件的方法，包括：在具有预先选择的极性的低电阻率半导体材料的衬底的上表面上形成氧化物层；

在所述衬底中形成锥形凹进部，所述凹进部随着从所述衬底的上表面向下延伸而向内逐渐变细，其中，所述锥形凹进部是V型凹槽；

在所述凹进部内形成半导体层，并且该半导体层在所述衬底的上表面之上延伸以覆盖所述氧化物层，所述半导体层具有与所述衬底的极性相反的极性，其中，所述形成所述半导体层的步骤包括：沉积半导体材料；

在所述半导体材料中注入具有与所述衬底的极性相反的极性的掺杂剂；以及通过对所述半导体材料进行退火而将所述掺杂剂扩散到所述半导体衬底中；以及形成覆盖在所述半导体层上的金属层，其中在形成金属层的步骤当中，所述半导体层覆盖所述氧化物层。

6.根据权利要求5所述的方法，进一步包括：在所述衬底中各向异性地蚀刻所述锥形凹进部。

7.根据权利要求6所述的方法，其中，所述衬底包括硅衬底。

8.根据权利要求7所述的方法，其中，所述硅衬底具有[100]表面取向。

9.根据权利要求5所述的方法，其中，所述半导体材料是多晶硅。

说明书全文

具有降低击穿电压的低电压瞬态电压抑制器

[0001] 相关申请的交叉引用

[0002] 本申请要求2006年8月10日提交的标题为“V-Groove Application inLow Voltage TVS(在低电压TVS中的V型凹槽应用)”的、序列号为60/836,875的美国临时专利申请的权益，通过引用将其内容结合于此。

技术领域

[0003] 本发明一般涉及瞬态电压抑制(TVS)器件，并且更具体地涉及低电压TVS器件。

背景技术

[0004] 实际上，所有的电子器件都易于受到诸如静电放电或电磁耦合干扰的瞬态扰动的影响。通常，扰动发生在对电子器件的输入/输出(I/O)接口。易受瞬态扰动或信号影响的I/O接口的典型的示例是电源输入端子和数据总线端子等等。

[0005] TVS结型二极管已经被普遍地应用于保护电子器件不受由瞬态电压信号引起的损害。置于电子器件中的用于瞬态抑制的TVS结型二极管在正常、非瞬态条件下被反向偏置。然而，在瞬态条件期间，反向偏置电压超过了反向击穿电压，并且TVS结型二极管将瞬态电压箝位至与二极管的反向击穿电压相等，由此，防止了瞬态电压超过可以由电子器件维持的最大电压。

[0006] 现有技术的TVS结型二极管对于高电压(例如，＞5伏)应用执行得很好，但是，对于低电压(例如，＜5伏)应用会引起特定的不利特性。低电压TVS结型二极管的不利特性包括高的击穿电压。现在的电子器件都被设计为以低于5伏的，诸如3伏和1.8伏或者甚至更低的电池供应的电势来操作。电池操作电路的当前要求是被较低地驱动。因为这些电子器件中的许多能忍耐的最高电压相对较低，所以需要将击穿电压降低，使得TVS结型二极管将瞬态电压箝位至更低的电平上。

发明内容

[0007] 根据本发明，提供了一种半导体结型器件。该器件包括低电阻率半导体材料的衬底，所述衬底具有预先选择的极性。将锥形凹进部延伸到该衬底中，并且凹进部在其从衬底的上表面向下延伸时向内逐渐变细。将半导体层设置在凹进部中，并且延伸到衬底的上表面之上。半导体层具有与衬底的极性相反的极性。金属层在半导体层上。

[0008] 根据本发明的一方面，衬底包括硅衬底。

[0009] 根据本发明的另一发面，锥形的凹进部是V型凹槽。

[0010] 根据本发明的另一发面，锥形的凹进部是V型凹槽。

[0011] 根据本发明的另一方面，衬底具有[100]表面取向。

[0012] 根据本发明的另一方面，半导体层包括多晶硅层。

[0013] 根据本发明的另一方面，通过在具有预先选择的极性的低电阻率半导体材料的衬底中形成锥形凹进部来开始形成半导体结型器件的方法。当凹进部从衬底的上表面向下延伸时，凹进部向内逐渐变小。在凹进部内形成半导体层并且该半导体层延伸到衬底的上表面之上。半导体层具有与衬底的极性相反的极性。然后在半导体层上形成金属层。

附图说明

[0014] 图1示出用作瞬态电压抑制器(TVS)的本发明的半导体结型器件，以将电路与电源端子Vcc和Vdd处呈现的瞬态电压隔离开。

[0015] 图2-7示出半导体处理步骤的一个示例，其可以用于制造根据本发明的半导体结型器件。

[0016] 图8是示出电流密度增加的凹槽底部处的电流分布的仿真。

[0017] 图9a和9b中的每个示出对于根据本发明制造的低电压TVS器件和对于在没有提供凹进部或者凹槽的情况下的相应平面TVS器件的电压-电流特性。

[0018] 图10-18示出半导体处理步骤的另一示例，其可以用于制造根据本发明的半导体结型器件。

具体实施方式

[0019] 在图1中，说明了TVS器件4的应用，由此TVS器件4将应用电路2与在电源端子Vcc和Vdd处呈现的瞬态电压隔离。TVS器件4对于抑制应用电路2上的负和正瞬态电势都是有效的。应该注意，对于TVS器件4存在各种其他应用，诸如用于I/O数据线和各种其他接口的保护器件。块6可以表示集成电路，例如，由此应用电路2和TVS器件4可以共存在同一管芯上。相反，块6可以表示印刷电路板，例如，由此TVS器件4可以是为应用电路2提供保护的分立组件。

[0020] 本发明提供低电压TVS结型二极管，其具有可以被降低得低于传统器件的击穿电压的击穿电压。通过增强p-n结附近的局部电场来实现降低的击穿电压，所述p-n结处于衬底中。增强的局部电场又增加了局部的电流密度。通过在衬底和上面的N+多晶硅层之间提供锐角界面来增加局部电场。如下详述的，在衬底中提供诸如V型凹槽等的锥形凹进部以形成锐角界面。

[0021] 结合图2-7使用如下所述的半导体处理步骤可以完成根据本发明的TVS器件200的制造。如图2中所示，选择具有所期望特性的半导体材料的晶片202，诸如有均匀厚度(例如，250微米)的p型晶体硅。在所示的本发明实施例中，起始材料具有晶体取向(诸如100晶面材料)使得通过各向异性蚀刻剂可以在其中形成V型凹槽或凹进部。为了形成第一掩模，衬底提供有可以通过氧化衬底表面而形成的二氧化硅层204。在一个实施例中，氧化物层204具有大约5000埃的厚度。

[0022] 如图3所示，现在使用光致抗蚀剂掩模206以形成在其中要形成V型凹进部的孔。如图4所示，在一些实施例中，孔208可以具有沿着衬底202表面的大约5微米的宽度。在图5中，将光致抗蚀剂206移除，并且形成V型凹进部210。可以使用各向异性蚀刻剂(例如，肼和水)来形成V型凹进部210。凹进部210的底部可以在衬底202中延伸至大约1-10微米的厚度。接下来，在图6中，使用传统技术沉积重掺杂的N+多晶硅层212。多晶硅层
212填充V型凹进部210并且覆盖氧化物层204。多晶硅层212可以在衬底202的表面上具有大约1-10微米的厚度。

[0023] 在本发明的一些实施例中，可以通过形成首先沉积未掺杂的多晶硅层来形成N+多晶硅层212。将合适的掺杂材料(例如，磷、砷)注入到未掺杂多晶硅层中。不管N+多晶硅是否以此方式或原位来沉积，随后的退火工艺用于将掺杂剂扩散或者驱入到衬底202中。这样，p-n结将位于衬底中，而不是在多晶硅/衬底界面处，由此，防止界面状态影响来自p/n结的漏电流。

[0024] 接下来，在图7中，在多晶硅层212上形成金属层214。金属层214可以是诸如，例如铝的任何合适的金属。该金属层作为阳极。还在衬底的背面上形成金属层来用作阴极电极。

[0025] 以上描述了用于制作根据本发明的半导体结型器件的一系列方法步骤。然而，可以采用其他的方法或者上述方法的变形。例如，也可以采用利用了氮化硅(Si3N4)层作为蚀刻和氧化阻挡的选择性氧化类型的处理，以给出基本相同的结构。同样，可以提供附加掩模以在器件中或在器件上形成附加的特征或结构。另外，可以以传统方式在金属阳极的顶部上提供钝化层，以帮助保护器件或保持其结构或电学的完整性。

[0026] 在以上描述的本发明的特定实施例中，衬底被选择成具有在[100]平面中的表面。通过提供这样的取向，截平的V形凹槽可以在其中被各向异性地蚀刻。该取向的优点在于最初的蚀刻将具有截平的V形，并且后续的蚀刻步骤将继续移除初始截平的V形凹槽下的区域，以形成基本V形的凹进部。该种蚀刻相对于初始凹槽壁基本不产生侧向蚀刻。虽然图5说明了V形凹进部210的形成，但是倘若锥形的形状足以增强在凹进部210的底部处的衬底202中的局部电场使得器件的击穿电压被减小，那么也可以将凹进部210形成为具有其他锥形形状。在这些情况中，可以期望提供具有与[100]平面的不同表面取向的衬底。

[0027] 与相应的传统半导体结型器件相比，仿真已经确认了本发明中的击穿电压被降低。例如，图8示出在凹进部210的底部处的电流分布。因为在该位置处的电场增强，所以电流密度增加。图9a和9b中的每个示出对于根据本发明制造的低电压TVS器件的电压-电流特性(图9a和9b中的曲线260)和对于没有提供凹进部或者凹槽的情况下的相应的平面TVS器件的电压-电流特性(在图9a和9b中的曲线270)。如附图所示，本发明的击穿电压比以至少相同衬底掺杂浓度而形成的相应器件的击穿电压更低。

[0028] 图10-18示出半导体处理步骤的另一示例，其可以用于制造根据本发明的半导体结型器件。在该示例中，在晶片202中形成多个V型凹进部310。图10示出在重掺杂N+多晶硅层312被形成之后的器件，其类似于图6所示的单个V型凹进部器件的状态。在图11中，将光致抗蚀剂掩模330施加在多晶硅层312上，以便于形成接触孔。然后，在图12中多晶硅层312的暴露部分被蚀刻，以暴露氧化物层304的下面部分。接下来，在图13中，在多晶硅层312和氧化物层304上形成保护氧化物层335。然后，在蚀刻氧化物335和移除光致抗蚀剂之后，在图14中施加图案化的光致抗蚀剂340，以限定接触孔360(图15)。然后在图16中，沉积金属化层350，以填充接触孔360。在图17中，在金属化层350上施加光致抗蚀剂层355，以限定金属焊盘区域。在图18中，金属化层350被蚀刻并且移除光致抗蚀剂355，从而完成所示的器件。

标题	发布/更新时间	阅读量
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