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单层多晶非易失性存储器单元

阅读：612发布：2021-02-26

IPRDB可以提供单层多晶非易失性存储器单元专利检索，专利查询，专利分析的服务。并且本发明公开了一种单层多晶非易失性存储器单元，包括：半导体衬底；耦合电容器，其位于半导体衬底的第一有源区中；以及检测晶体管和隧道电容器，均位于共享的半导体衬底的第二有源区处，隧道电容器与检测晶体管的栅极并联配置；其中，耦合电容器、检测晶体管和隧道电容器共享一个共用的浮置栅电极，并且检测晶体管包括源极区和漏极区，它们被配置为使得隧道电容器由介于浮置栅电极与检测晶体管的源极区之间的重叠区域来限定。字线接触块可以是与耦合电容器分隔开的有源区。这些和/或其他特征可有助于降低夫伦克尔-普尔导电机制。，下面是单层多晶非易失性存储器单元专利的具体信息内容。

权利要求

1.一种非易失性存储器单元，包括：

半导体衬底；

耦合电容器，其位于所述半导体衬底的第一有源区中；以及

检测晶体管和隧道电容器，均位于所述半导体衬底的共享的第二有源区处，所述隧道电容器与所述检测晶体管的栅极并联配置；

其中，所述耦合电容器、所述检测晶体管和所述隧道电容器共享一个共用的浮置栅电极，并且所述检测晶体管包括源极区和漏极区，所述源极区和所述漏极区被配置为使得所述隧道电容器由所述浮置栅电极与所述检测晶体管的源极区之间的重叠区域来限定。

2.根据权利要求1所述的非易失性存储器单元，还包括栅极电介质层，其位于所述浮置栅电极与所述半导体衬底之间。

3.根据权利要求1所述的非易失性存储器单元，其中，所述耦合电容器由所述浮置栅电极与所述第一有源区的第一掺杂阱之间的重叠区域来限定，所述耦合电容器在所有侧面上与浅沟槽隔离区邻接。

4.根据权利要求1所述的非易失性存储器单元，还包括所述半导体衬底的第三有源区，其支持用于字线的接触块，所述第三有源区位于所述第一有源区的所述第一掺杂阱中，但下降至所述半导体衬底中的第一深度，并通过浅沟槽隔离区与所述第一有源区分隔开，其中，所述第一深度小于所述第一有源区的所述第一掺杂阱的深度，且所述第三有源区通过所述第一有源区的所述第一掺杂阱的在所述第一深度以下延伸的那部分电学连接至所述耦合电容器。

5.根据权利要求1所述的非易失性存储器单元，其中，所述检测晶体管的所述源极区是共享的所述第二有源区的第二掺杂阱，并且在所述单元的平面内，所述第二掺杂阱的面积显著大于所述浮置栅电极与所述第二掺杂阱之间的重叠区域的面积。

6.根据权利要求1所述的非易失性存储器单元，其中，所述检测晶体管的漏极区是轻掺杂漏极区。

7.根据权利要求1所述的非易失性存储器单元，其中，所述检测晶体管的漏极耦合至用于位线的接触块，以及所述检测晶体管的源极耦合至用于源极线的接触块。

8.根据权利要求1所述的非易失性存储器单元，还包括控制晶体管，其被限定在所述半导体衬底的第四有源区中，所述控制晶体管被配置为在所述用于位线的接触块与所述检测晶体管之间与所述检测晶体管串联，其中，所述控制晶体管的栅极与所述共用的浮置栅电极电学隔离。

9.根据权利要求8所述的非易失性存储器单元，其中，通过对所述控制晶体管的栅极处的电压进行操纵，所述控制晶体管可操作性地将所述检测晶体管与所述用于位线的接触块隔离。

10.根据权利要求1所述的非易失性存储器单元，其中，所述半导体衬底是p型衬底，以及所述浮置栅电极是n型掺杂导体。

11.根据权利要求4所述的非易失性存储器单元，其中，所述第一掺杂阱是n型阱。

12.根据权利要求5所述的非易失性存储器单元，其中，所述第二掺杂阱是n型阱。

13.根据权利要求1所述的非易失性存储器单元，其中，所述检测晶体管是n沟道器件，以及所述隧道电容器是n型MOS电容器。

14.根据权利要求1所述的非易失性存储器单元，其中，所述耦合电容器的电容显著大于所述隧道电容器和所述检测晶体管的栅极电容的总电容。

15.根据权利要求14所述的非易失性存储器单元，其中，所述耦合电容器的电容比所述隧道电容器和所述检测晶体管的栅极电容的总电容大10倍以上。

16.根据权利要求1所述的非易失性存储器单元，其中，所述浮置栅电极为多晶硅。

17.根据权利要求1所述的非易失性存储器单元，其中，所述浮置栅电极基本上被刻蚀停止层覆盖。

18.根据权利要求1所述的非易失性存储器单元，其中，所述单元包括保护层，其介于所述浮置栅极与刻蚀停止层之间，用于抑制所述浮置栅极与所述刻蚀停止层之间的导电。

19.根据权利要求1所述的非易失性存储器单元，其中，所述保护层是硅化物保护层。

20.根据权利要求1所述的非易失性存储器单元，其中，所述单元通过下述制造工艺形成：通过该制造工艺，第一类型的离子注入能够用于对阱的注入，并借助于所述第一类型的离子注入来增强所述第一掺杂阱和所述第二掺杂阱中的掺杂浓度。

21.一种非易失性存储器阵列，包括多个如权利要求1所述的非易失性存储器单元，其中，能够借助于字线和位线的网对各非易失性存储器单元进行唯一地寻址。

22.一种非易失性存储器单元，包括：耦合电容器、检测晶体管和隧道电容器，均位于半导体衬底上，所述隧道电容器与所述检测晶体管的栅极并联配置，并且所述耦合电容器、所述检测晶体管和所述隧道电容器共享一个共用的浮置栅电极；

其中，所述耦合电容器包括薄氧化物区，所述薄氧化物区在所述衬底的平面内被浅沟槽隔离区围绕。

说明书全文

单层多晶非易失性存储器单元

技术领域

[0001] 本发明涉及一种用于非易失性存储器阵列的存储器单元结构。

背景技术

[0002] 与标准逻辑CMOS器件的制造相比，具有堆叠式浮置栅极配置的高密度非易失性存储器单元的制造需要额外的处理步骤。因此，用于非易失性存储器单元的制造工艺通常落后于可用于逻辑CMOS器件制造的领先工艺技术。例如，2010年领先的逻辑CMOS工艺已经是28nm工艺水平，然而，用于嵌入在CMOS中的高密度非易失性存储器的最先进工艺技术仍基于90nm工艺。

[0003] 通过摒弃堆叠式栅极配置，可以使用标准CMOS工艺来制造低密度非易失性存储器阵列，而无需任何附加工艺步骤。例如，这可通过将耦合电容器、检测晶体管（sensing transistor）和隧道电容器（tunnelling capacitor）置于在共用浮置栅电极以下的半导体衬底中限定的不同有源区来实现。这种单元结构在美国专利第7,671,401号中作了描述，并在图1中给予示出。图1中，23代表编程晶体管（programming transistor），21代表存取晶体管（access transistor），以及22代表控制电容器。

[0004] 然而，这种低密度非易失性存储器单元具有与较常规的高密度非易失性存储器单元相比各存储器单元占用面积大的缺陷。这是因为必须确保存储器单元的有源区在衬底中充分隔开，以避免单元的组成部件之间相互影响。这甚至对于利用更先进的工艺技术的具有共用浮置栅电极的非易失性存储器而言，也是事实。例如，具有共用浮置栅电极的非易失性存储器（NOVeA）可由Synopsys供应，它使用65nm工艺技术来制造，但估计表明，这些器件2
仍需要约40μm/位的面积。参见Rosenberg,John；“Embedded Flash on Standard CMOS Logic Enables Security for Deep Submicron Designs”；Virage Logic s.l.；Government Microcircuit Applications Critical Technology Conference，2009。

[0005] 此外，由于因夫伦克尔-普尔（Frenkel-Poole）导电机制而致使浮置电极产生电荷损失，从而对使用深亚微米CMOS技术而无附加工艺步骤制成非易失性存储器单元的一般性追求受到阻碍。这种电荷损失是由在栅堆叠层上使用非化学计量的电介质层以提供刻蚀停止层并控制机械应力从而增强CMOS沟道的迁移率而引起的。当栅堆叠高度和间隔宽度减小时，该电荷损失加剧。由于单个耦合电容器的较大的相对周长，所以换做低密度存储器单元结构会增加由夫伦克尔-普尔导电机制而导致的电荷损失的可能性。

[0006] 因此，期待着能完全使用标准CMOS处理步骤来制造的较高密度的非易失性存储器单元。这将允许非易失性存储器单元接入领先的CMOS工艺技术，并因此利用了由改进后的工艺技术所提供的更小尺寸、更高速度和更低功耗的好处。此外，需要解决在纳米尺度的非易失性存储器单元中由夫伦克尔-普尔导电机制而导致的电荷损失。

发明内容

[0007] 根据本发明的第一方面，提供一种非易失性存储器单元，包括：半导体衬底；耦合电容器，其位于半导体衬底的第一有源区中；以及检测晶体管和隧道电容器，均位于半导体衬底的共享的第二有源区处，隧道电容器与检测晶体管的栅极并联配置；其中，耦合电容器、检测晶体管和隧道电容器共享一个共用的浮置栅电极，并且检测晶体管包括源极区和漏极区，它们被配置为使得隧道电容器由浮置栅电极与检测晶体管的源极区之间的重叠区域来限定。

[0008] 该非易失性存储器单元优选还包括栅极电介质层，其位于浮置栅电极与半导体衬底之间。

[0009] 优选地，耦合电容器由浮置栅电极与第一有源区的第一掺杂阱之间的重叠区域来限定，该耦合电容器在所有侧面上与浅沟槽隔离区邻接。

[0010] 该非易失性存储器单元优选还包括半导体衬底的第三有源区，其支持用于字线的接触块，第三有源区位于第一有源区的第一掺杂阱中，但下降至半导体衬底中的第一深度，并通过浅沟槽隔离区与第一有源区分隔开，其中，第一深度小于第一有源区的第一掺杂阱深度，且第三有源区通过第一有源区的第一掺杂阱的在第一深度以下延伸的那部分电学连接至耦合电容器。

[0011] 优选地，检测晶体管的源极区是共享的第二有源区的第二掺杂阱，并且在该单元的平面内，第二掺杂阱的面积显著大于浮置栅电极与第二掺杂阱之间的重叠区域的面积。优选地，检测晶体管的漏极区是轻掺杂漏极区。

[0012] 优选地，检测晶体管的漏极耦合至用于位线的接触块，以及检测晶体管的源极耦合至用于源极线的接触块。

[0013] 该非易失性存储器单元优选还包括控制晶体管，其被限定在半导体衬底的第四有源区中，控制晶体管被配置为在用于位线的接触块与检测晶体管之间与检测晶体管串联，其中，控制晶体管的栅极与共用浮置栅电极电学隔离。

[0014] 优选地，通过对控制晶体管的栅极处的电压进行操纵，控制晶体管可操作性地将检测晶体管与用于位线的接触块隔离。

[0015] 合适地，半导体衬底是p型衬底，以及浮置栅电极是n型掺杂导体。合适地，第一掺杂阱是n型阱。合适地，第二掺杂阱是n型阱。合适地，检测晶体管是n沟道器件，以及隧道电容器是n型MOS电容器。

[0016] 优选地，耦合电容器的电容显著大于隧道电容器和检测晶体管的栅极电容的总电容。优选地，耦合电容器的电容比隧道电容器和检测晶体管的栅极电容的总电容大10倍以上。

[0017] 优选地，浮置栅电极为多晶硅。优选地，浮置栅电极基本上被刻蚀停止层覆盖。优选地，该单元包括保护层，其介于浮置栅极与刻蚀停止层之间，用于抑制浮置栅极与刻蚀停止层之间的导电。优选地，保护层是硅化物保护层。

[0018] 优选地，该单元通过下述制造工艺形成，通过该制造工艺，第一形式的离子注入可用于对阱的注入，并借助于第一形式的离子注入来增强第一和第二掺杂阱中的掺杂浓度。

[0019] 根据本发明的第二方面，提供了一种非易失性存储器阵列，包括多个根据本发明的第一方面配置的非易失性存储器单元，其中，借助于字线和位线的网，各非易失性存储器单元可被唯一寻址。

[0020] 根据本发明的第三方面，提供了一种非易失性存储器单元，包括耦合电容器、检测晶体管和隧道电容器，均位于半导体衬底上，隧道电容器与检测晶体管的栅极并联配置，并且耦合电容器、检测晶体管和隧道电容器共享一个共用的浮置栅电极；其中，耦合电容器包括薄氧化物区，该区在衬底的平面内被浅沟槽隔离区包围。

附图说明

[0021] 现将参照附图，以实例方式对本发明进行描述，其中：

[0022] 图1是存储器单元的一个现有技术设计的示图。

[0023] 图2（a）是根据本发明配置的非易失性存储器单元的示意图；图2（b）是图2（a）所示的非易失性存储器单元的示例性单元布局。

[0024] 图3是沿着图2（b）中A与A’之间的断面214截取的结合了检测晶体管和隧道电容器的横截面。

[0025] 图4是沿着图2（b）中B与B’之间的断面215截取的存储器单元的横截面。

[0026] 图5（a）是根据本发明的优选实施方式配置的非易失性存储器单元的示意图；图5（b）是图5（a）所示的非易失性存储器单元的示例性单元布局。

具体实施方式

[0027] 给予以下描述，使本领域任何技术人员均能够实施和使用本发明，并将其提供在具体申请的上下文中。对所公开实施方式的各种修改对于本领域技术人员而言将是显而易见的。

[0028] 在不脱离本发明的思想和范围的情况下，本文定义的一般性原理可被用于其他实施方式和应用。因此，本发明并不意味着限于所示的这些实施方式，而是给予了与本文所公开的原理和特征相一致的最广阔的范围。

[0029] 本发明涉及非易失性存储器单元，且具体地，涉及具有单个共用浮置栅电极的紧凑型非易失性存储器单元。这种存储器单元可被配置为嵌入逻辑集成电路或专用非易失性存储器模块中的存储器单元阵列。本文所述的非易失性存储器单元不限于由具体材料或根据任何具体工艺技术来制造。此外，显然本领域技术人员可将根据本发明配置的存储器单元的掺杂半导体区的类型换为相反类型（即，n型区可替换为p型区，反之亦然），并且本文所述实例仅是说明用于根据本发明配置的存储器单元的掺杂半导体区的一个可能配置。

[0030] 图2示出了根据本发明配置的非易失性存储器单元。图2（a）是示出介于字线201、位线202和源极线203之间的非易失性存储器单元的配置的示意图，可借助于这些线在存储器阵列中对单元进行寻址。该存储器单元包括：耦合电容器204、检测晶体管205和隧道电容器206。隧道电容器与检测晶体管的栅极并联配置，且检测晶体管在位线与源极线之间延伸。应注意，在图2（a）的表示中，图中所示的隧道电容器206和检测晶体管205可互换，使得电容器206与位线相邻。

[0031] 图2（b）示出了在p型衬底上图2（a）的非易失性存储器单元的示例性布局。字线由一组接触块201表示，该组接触块将形成耦合电容器204的底板的耦合电容器N阱209连接至n型区中。重要的是，接触块201的有源区与耦合电容器204的后板通过介于接触块与电容器之间提供隔离的区域而分隔开。正如本实例中那样，该区域可以是STI（浅沟槽隔离）区。以此方式使用隔离区有利于延长夫伦克尔-普尔导电路径。耦合电容器的顶板由浮置栅电极208构成，该浮置栅电极208在耦合电容器204、隧道电容器206和检测晶体管205上延伸，并根据图2（a）来连接它们。通常，浮置栅电极为多晶硅，但其可以是任何的掺杂半导体、金属或其他导体。将浮置栅电极与N阱分隔开的耦合电容器204的电介质（通常为二氧化硅）由区域210来指代。

[0032] 根据本发明的教导，将隧道电容器206与检测晶体管205合并为介于源极线接触块203与位线接触块202之间的单个有源区212。从图3将清晰看到，浮置栅电极208形成检测晶体管205的浮置栅极和电容器206的顶板。浮置栅电极通过电容器204的电介质层213与N阱分隔开。隧道电容器形成在n型区和隧道电容器N阱211以上，隧道电容器N阱
211形成该隧道电容器的底板。配置阱分接块（well-tap）207以防止开启在N阱区209与
211之间形成的寄生横向双极型npn晶体管。

[0033] 图3示出了沿着图2（b）中A与A’之间的断面214截取的结合了检测晶体管和隧道电容器的横截面。隧道电容器206在检测晶体管205的有源区中，由位于浮置栅电极208与在p型衬底301中限定的N阱211之间的重叠区域形成。通常，隧道电容器是N+多晶硅/N阱MOS型电容器。检测晶体管由介于N阱211与n型掺杂区302之间的有源区形成。区302可被视为NLDD（n型轻掺杂漏极）区。浮置栅电极通过电介质层213与N阱和晶体管沟道隔离。配置重掺杂n型区303以连接位线接触块和源极线接触块（未示出）。优选地，浮置栅电极被刻蚀停止层304覆盖。虽然该层可用作刻蚀停止层，但它可能具有导致夫伦克尔-普尔电荷损失的缺陷。可通过减小或最小化在有源半导体上延伸的浮置栅极长度和/或通过使用保护层（例如，用于防止在ESD保护所用的多晶硅电阻器（poly resistor）或晶体管中的硅化物形成的电介质层）来减轻该损失，如下文更详细描述。

[0034] 通过将检测晶体管与隧道电容器合并为单个有源区，可减小单元尺寸。对此的一个解释是，耦合电容器的电容应利于与隧道和检测区的电容线性成比例，以使隧道区成为隧道电压通过其下降的主要位置。为此，单元尺寸很大程度上取决于耦合电容器的尺寸。事实上，若有源区的宽度达到或接近在工艺技术下支持的最小尺寸，则这是有利的，该最小尺寸通常明显小于由工艺技术所制造的标称I/O晶体管的宽度。例如，使用40nm工艺技
2
术，根据本发明配置的存储器单元可获得约3.35μm 的单元面积，这比当前围绕共用浮置栅极而设计的非易失性存储器单元大约小10倍。参见Rosenberg,supra。在40nm工艺节点处，图3中305和306的尺寸可以是0.15μm至0.3μm的量级。减小单元尺寸会减小有源区上的浮置栅电极的周长长度，并因此降低了越过刻蚀停止层的夫伦克尔-普尔电荷损失。有利地，检测晶体管的沟道宽度应尽可能地小到能够使用给定的制造工艺令人满意地形成，因为沟道宽度影响着耦合电容器的尺寸，并因此影响着单元的总尺寸。有利地，检测晶体管的沟道长度应为最小，因为这可充分控制晶体管的阈值电压。

[0035] 合并及最小化隧道电容器和检测晶体管还具有使检测晶体管的栅极电容可以加快向单元的写操作的优势。

[0036] 为确保在字线与源极线，或字线与位线之间的电位差主要跨隧道电容器206而发生，耦合电容器204的电容必须显著大于隧道电容器206和检测晶体管205的总电容。

[0037] 选择使分别形成耦合电容器的板电介质和隧道电容器的栅极电介质/板电介质的电介质层210和213的厚度足够薄，以允许隧道电流在低于所涉及的p/n结的击穿电压的电压下流动，但也要足够厚以维持通过电介质的电荷损失在可接受的水平，从而提供足够的数据保留。优选地，电介质是适用于双栅极逻辑CMOS工艺的I/O晶体管的栅极氧化物。用于该电介质的材料的一些实例包括SiO2、SiON和诸如HfSiOx的高k电介质。

[0038] 若如图4所示来配置耦合电容器，则这是更有利的，图4是沿着图2（b）中B与B’之间的断面215截取的通过存储器单元的横截面。图4示出了耦合电容器204以及结合后的隧道电容器和检测晶体管212，这二者通过浅沟槽隔离（STI）区401分隔开。STI 401保持n型阱211与209在p型衬底中适当地隔开距离402。选择该距离以防止在写或擦除操作期间过多的结泄漏和击穿。在图中的横截面内能够看到单个浮置栅电极208的两肢在电介质层210和213上。在本实施方式中，如之前所讨论，浮置栅电极被刻蚀停止层304覆盖。

[0039] 通过配置使字线接触块通过单独的有源区403连接至耦合电容器N阱209中，该耦合电容器可有效地被埋入浮置栅电极之下，并在所有侧面上与STI 401邻接。接触有源区403的字线接触块通过STI与电容器分开，并通过N阱209（有效地，耦合电容器的后板）在字线接触块与耦合电容器之间进行连接。此举通过延长泄漏路径大大降低了夫伦克尔-普尔导电机制，并改善了单元的数据保留。

[0040] 图5示出了本发明的一种替代实施方式，其中，配置了与检测晶体管205串联的附加控制晶体管501。图5（a）是示出介于字线201、位线202与源极线203之间的优选非易失性存储器单元的配置的示意图，可借助于这些线在存储器阵列中对单元进行寻址。该存储器单元包括如图2（a）所示的耦合电容器204、检测晶体管205和隧道电容器206，但将结合后的器件212的隧道电容器翻转过来，从而将隧道电容器的N阱211从控制晶体管501的有源区移开。控制晶体管501的栅极连接至控制线502，借助于控制线502可关闭控制晶体管，以将检测晶体管与位线（或源极线，若通过交换结合后的器件212与控制晶体管501的位置而重新配置存储器单元）隔离。

[0041] 与其他实施方式相比，图5的实施方式的可取性可取决于在单元的低VT（阈值电压）状态下检测晶体管的截止状态泄漏。对于单个位单元而言，图5的配置可能是有利的，因为面积损失（area penalty）很小。对于差分位单元而言，可优先选择不包括附加控制晶体管的实施方式。可将镜像位的存取区和隧道区推入存取晶体管的区域中。

[0042] 因此，控制晶体管的引入可被用于控制存储器单元的泄漏和干扰特性，且有利地，允许结合后的检测晶体管和隧道电容器器件212更小，并表现出比其他对于期望的数据保留水平是可以接受的泄漏特性更弱的泄漏特性。重要的是，由于只需要维持在耦合电容器与隧道电容器的N阱区之间的适当距离，同时维持隧道电容器的N阱尺寸在可制造的水平，所以控制晶体管的引入使存储器单元尺寸仅增加了约10%。控制晶体管自身优选为标准I/O晶体管尺寸。从图5（b）中可以看出，控制晶体管明显大于结合后的检测晶体管和隧道电容器器件212：这确保控制晶体管的导通电阻和变化不会与单元的读取临界折中。

[0043] 图5（b）示出了在p型衬底上的图5（a）的优选非易失性存储器单元的示例性布局。从图5（b）中可以看出，浮置栅电极208不在控制晶体管501上延伸。控制晶体管的栅电极连接至控制线接触块502。然而，如图5（b）的实例所示，控制晶体管可与结合后的器件212共享一层共用的电介质层213。控制晶体管501与结合后的器件212可通过高掺杂的半导体区或另一互连层串联在一起。

[0044] 根据本发明配置的非易失性存储器单元可通过表1所列的位线、字线、源极线和（在根据优选实施方式配置的单元情况下）控制线上的电压来读取、写入和擦除。对于根据标准40nm CMOS工艺制造的存储器单元而言，编程电压Vprog为7V-9V的量级，而且由于低电流要求，这些电压可通过片上电荷泵来产生。抑制电压Vinh约为0V与Vprog之间的中间值，以防止对单元的意外写入或擦除。通常，CMOS芯片的电源电压足以作抑制电压。

[0045] 表1

[0046]

[0047] 表中，缩写词WL、BL、SL、CG分别是指字线、位线、源极线和控制线。

[0048] 位线在所有读取和写入操作期间浮置，以保护检测电路免受在写入和擦除期间所使用的高电压冲击。字线和位线上的电压优选在可被本工艺技术的标准I/O晶体管安全操作的正常工作电压范围内。在写入操作期间，隧道电流流过隧道电容器以及检测晶体管的栅极，然而在擦除期间，仅隧道电容器承载福勒-诺尔德海姆（Fowler-Nordheim）隧道电流。因而，擦除操作比写入操作占用时间更长。因此，在本技术领域众所周知，根据块擦除算法来使用擦除操作将是有利的。在对阵列中的存储器单元块进行擦除期间，无需施加抑制电压。然而，擦除和写入操作的相对速度还取决于N阱的掺杂密度：在写入操作期间，将高电位施加至耦合电容器的N阱，从而产生与擦除相比更低的电容状态。因此，所选择的具体擦除算法将取决于根据本发明配置的存储器单元阵列的具体实现方式。

[0049] 可通过在浮置栅极上形成硅化物保护层来实现普尔-夫伦克尔电荷损失的进一步减小。这种硅化物保护层通常是30nm-60nm厚的具有比刻蚀停止层更好的介电性能的二氧化硅层，且可在整个浮置栅电极上或仅在与耦合电容器重叠的那部分浮置栅电极上形成。硅化物保护层的使用增加了单元面积，因为任何与单元的接触都必须与其隔离开。由增加这一层而导致的单元面积损失很小，因为结合后的检测晶体管和隧道电容器器件减小了单元中所需的接触块数量，因而减小了分隔硅化物保护层与接触块所需的空间。硅化物保护层位于刻蚀停止层以下。

[0050] 若耦合电容器和/或隧道电容器N阱的掺杂密度在各自电容器的底板处（即，在N阱的离浮置栅电极最远的那些部分中）增大，则这是有利的。这减小了其电容值的电压依赖性，且有利于写入/擦除速度，或者作为选择，允许使用略微较低的电压。可通过使用VT调节注入技术来实现这种通过N阱的掺杂密度的变化。这允许使用相对较高的N阱掺杂。通常，N阱注入对于双氧化物CMOS工艺中的核心和I/O器件是分开的。对于单元来说，可在彼此的顶部使用两种阱注入以增加掺杂密度。这通常不包括附加工艺步骤，而是包括非标准的离子注入的组合。

[0051] 至此，申请人分别公开了本文所述的各个单独特征，以及两个以上的这些特征的任何组合，以达到基于作为整体的本说明书，根据本领域技术人员的一般常识，能够实施这些特征或组合的程度，而不论这些特征或特征的组合是否能解决本文所公开的任何问题，而且不限制权利要求的范围。申请人表明，本发明的所有方面均可由任何这些单独特征或特征的组合构成。鉴于上述说明，本领域技术人员显然可在本发明的范围内进行各种修改。

标题	发布/更新时间	阅读量
覆层单元-专利编号CN105451949A	2020-05-11	307
单层或多层压机-专利编号CN1047347C	2020-05-12	98
多层或单层地板-专利编号CN110396242A	2020-05-12	904
覆层单元-专利编号CN105451949B	2020-05-11	705
单层折叠芯-专利编号CN107848190A	2020-05-13	121
双层和单层剂型-专利编号CN102427782A	2020-05-13	383
单层和多层标签-专利编号CN101351828A	2020-05-13	884
单层天线-专利编号CN110034385A	2020-05-11	932
层叠单元-专利编号CN105743326B	2020-05-12	695
层叠单元-专利编号CN105743326A	2020-05-11	805

单层多晶非易失性存储器单元

单层多晶非易失性存储器单元

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