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低摆幅差分信号总线传输数字中频的装置

阅读：400发布：2021-02-23

IPRDB可以提供低摆幅差分信号总线传输数字中频的装置专利检索，专利查询，专利分析的服务。并且低摆幅差分信号总线传输数字中频的装置，包括DSP芯片及EEPROM、SDRAM构成的DSP处理装置，FPGA器件，LVDS差分传输控制单元，AD和DA及外围控制电路构成；AD和DA连接FPGA器件的端口，DSP处理装置与FPGA器件的数据与控制端口相连接；LVDS差分传输控制单元包括LVDS驱动芯片构成的控制器，LVDS驱动芯片构成的控制器实现双向数据传输并与FPGA器件的控制端口相连接；LVDS差分传输控制单元包括由DSP处理装置和FPGA器件构成前端中频采样处理、基带处理和基带LVDS差分传输控制单元。，下面是低摆幅差分信号总线传输数字中频的装置专利的具体信息内容。

权利要求

1、低摆幅差分信号总线传输数字中频的装置，其特征是包括DSP芯片及EEPROM、SDRAM构成的DSP处理装置，FPGA器件，LVDS差分传输控制单元，AD和DA及外围控制电路构成；AD和DA连接FPGA器件的端口，DSP处理装置与FPGA器件的数据与控制端口相连接；LVDS差分传输控制单元包括LVDS驱动芯片构成的控制器，LVDS驱动芯片构成的控制器实现双向数据传输并与FPGA器件的控制端口相一连接；LVDS差分传输控制单元包括由DSP处理装置和FPGA器件构成前端中频采样处理、基带处理和基带LVDS差分传输控制单元；LVDS差分传输控制单元还包括信号处理板和信道板，设有并/串转换发送模块和串/并转换接收模块，信号处理板和信道板通过平衡变换差分电缆连接；LVDS差分传输控制单元还设有并/串转换发送模块和串/并转换接收模块；在信号处理板上，DSP处理机通过外部总线向FPGA发送缓存区内写入数据，FPGA通过DSP的主机口完成与DSP存储空间的数据交换。在信道板上，FPGA通过LVDS控制器和信号处理板进行数据交换；在收信工作时，将模拟中频信号经高速A/D采样后的数字信号经中频数字化处理后通过外部总线输出到FPGA缓冲存储器内，在FPGA内完成数据的组帧解帧转换控制，并通过LVDS控制器接口经差分平衡输出到信号处理板；在发信工作时，数据通过平衡电缆传输至信道接收板，在信道接收板内，数据经串/并转换后，送至DSP接口控制电路进行中频数据解调。

说明书全文

低摆幅差分信号总线传输数字中频的装置

一、技术领域

本实用新型涉及到抗干扰数字中频信号的传输装置，尤其是低摆幅差分信号总线传输数字中频的装置。

二、背景技术

在现代通信系统中，通常用模拟信号作为中频，采用射频线或离散线的方式进行信号传输。随着软件无线电台的掀起和高速抗干扰总线技术的发展，寻求一种新的传输中频的技术就显得尤为迫切。

目前大量采用的是传统的射频线的数字信号传输的方式，其在损耗、抗干扰性、对外干扰、可控速率等几个方面越来越不能满足通信系统的数字化和抗干扰的要求。

如果采用普通的点对点物理层接口如RS-422、 RS-485、 SCSI以及其它数据传输标准，由于其在速度、噪声/EMI、功耗、成本等方面所固有的限制越来越难以胜任任务。

三、发明内容

本实用新型目的是：提出一种LVDS低摆幅差分信号总线技术传输数字中频的装置，方便实现数字中频的抗干扰、低损耗、高速（且速率可调）的传输。

LVDS低摆幅差分信号总线技术传输数字中频的装置，包括DSP芯片及EEPROM、 SDRAM构成的DSP处理装置，FPGA器件，LVDS差分传输控制单元，LVDS器件，AD和DA及外围控制电路构成；AD和DA连接FPGA器件的端口， DSP处理装置与FPGA器件的数据与控制端口相连接； LVDS差分传输控制单元包括LVDS驱动芯片构成的控制器，LVDS驱动芯片构成的控制器实现双向数据传输并与FPGA器件的控制端口相一连接；LVDS差分传输控制单元包括由DSP处理装置和 FPGA器件构成前端中频采样处理、基带处理和基带LVDS差分传输控制单元；LVDS差分传输控制单元还包括信号处理板和信道板，设有并/串转换发送模块和串/并转换接收模块，信号处理板和信道板通过平衡变换差分电缆连接;LVDS差分传输控制单元还设有并/串转换发送模块和串/并转换接收模块；在信号处理板上，DSP处理机通过外部总线向FPGA发送缓存区内写入数据，FPGA通过DSP的主机口完成与DSP存储空间的数据交换。在信道板上，FPGA通过LVDS控制器和信号处理板进行数据交换；在收信工作时，将模拟中频信号经高速A/D采样后的数字信号经中频数字化处理后通过外部总线输出到FPGA缓冲存储器内，在FPGA内完成数据的组帧解帧转换控制，并通过LVDS控制器接口经差分平衡输出到信号处理板；在发信工作时，数据通过平衡电缆传输至信道接收板，在信道接收板内，数据经串/并转换后，送至DSP接口控制电路进行中频数据解调。LVDS 差分控制单元采用3.3V供电电压。

在传输距离大于10米的情况下，实际单通道数据传输速率高达40Mbps， 16个通道总的串行传输速率高达720Mbps。

本实用新型具有以下功能、特点和有益效果：

a)采用抗干扰总线传输数字中频方式，本实用新型能有效传输速率高达2.56Gbps的25〜80MHz 数字中频的信号，通过高速采样与数字上下变频，使得中频信号有效的传输。b) 高速传输数字中频本实用新型可根据需要调整传输的位数调整串行传输的速率。

c) 抗脉冲干扰、宽带干扰、单音干扰本实用新型的差分平横传输的特点可有效的抗干扰，并且通过高速采样变频组帧数字化后的抗干扰能力得到大幅的提高。差分数据传输方式比单线数据传输对共模输入噪声有更强的抵抗能力。

d) 低功耗、传输距离远。差分控制器采用3.3V供电电压。由于釆用了抗干扰的总线技术，我们通过新型的LVDS (Low Voltage Differential Signaling)低摆幅差分信号总线技术实现了数字中频的传输。这种传输技术后，实现了数字中频的抗干扰、低损耗、高速的传输，对于实现新一代中频数字化的传输技术有着重要意义。与传统通过一根射频线传输模拟中频的方法比较，本实用新型采用的技术具有低噪声、低电磁抗干扰、低功耗、高速（且速率可调）的传输能力、速率可配置、无插损的优点。尤其是本实用新型能准确传输数字中频信号充分体现了抗干扰的优点，并能根据需要调整传输速率。

四、附图说明

图1是本实用新型数字中频信号LVDS总线传输的硬件方框图

图2是本实用新型LVDS数据传输的工作原理框图

图3是本实用新型主程序流程图

图4是本实用新型FPGA主程序流程图

图5是本实用新型LVDS接口控制器电路图

图6-7均是本实用新型FPGA接口电路

图8是DSP电路

图9是前端中频采样处理单元框图，

五、具体实施方式

1、本实用新型的硬件原理框图

本实用新型的硬件由前端中频采样处理及基带处理和基带LVDS差分传输两大部分组成，组成框图如图1所示。

整个硬件系统包括4个部分。一个是DSP处理系统，包括1片DSP芯片及EEPROM、 SDRAM 等，常规的DSP芯片均可以，如TM系列芯片；二是FPGA器件，常规的FPGA或CPLD均可，配以接口电路即可；三是LVDS器件，主要是LVDS差分传输驱动芯片，可参见图5;四是AD和DA 及外围控制电路等。

2.1本实用新型的工作原理

关于LVDS总线技术传输的方式从物理层就有别于传统的射频线的方式，使用非常低的幅度信号 (约350mV)通过一对差分PCB走线或平衡电缆传输数据。这里就不一一详细介绍，以下重点介绍本实用新型点利用LVDS总线传输数字中频的技术的工作原理。

本实用新型LVDS差分平衡传输数字中频的基本思路是：由于FPGA是通过DSP处理机的外部总线获得数据的，其数据形式是并行的，所以发送前应将其转换为串行比特流。由f数据传输是双向的，信号处理板和信道板都有并/串转换发送模块和串/并转换接收模块（均由FPGA+LVDS控制器实现），两块板卡通过平衡变换差分电缆连接。此外，在信号处理板上，DSP处理机通过外部总线向FPGA发送缓存区内写入数据，FPGA通过DSP的主机口完成与DSP存储空间的数据交换。在信道板上，FPGA 通过LVDS控制器和信号处理板进行数据交换。系统工作原理表述如下：

在收信工作时，将模拟中频信号经高速A/D采样后的数字信号经中频数字化处理后通过外部总线输出到FPGA缓冲存储器内，在FPGA内完成数据的组帧解帧转换控制，并通过LVDS控制器接口经差分平衡输出到信号处理板。在发信工作时，数据通过平衡电缆传输至信道接收板。在信道接收板内，数据经串/并转换后，送至DSP接口控制电路进行中频数据解调。在传输距离大于IO米的情况下，实际单通道数据传输速率高达40Mbps， 16个通道总的串行传输速率高达720Mbps。

2.2本实用新型的硬件组成

本实用新型硬件由中频处理和中频传输两大部分组成。 2.2.1中频处理部分

中频处理部分完成中频信号的处理，包括收中频信号的放大、滤波等。

中频信号的处理采用现有方法：经高速A/D采样后，进行数字下变频、抽取，其输出的I、 Q信号用于差分传输提高信道抗干扰的情况。具体包括以下几部分：

① DSP主要通过软件完成A/D、 D/A的控制、总线数据解析等功能。

② FPGA+LVDS控制器主要实现数字中频的传输。 2.2.2 LVDS并/串转换实现

增加一个抗干扰差分通道，理论上，设立一个独立的差分输出就可提高传输性能，可这样线缆太多，我们采用并行转串行再差分平衡输出的传输方式。

如图2的LVDS数据传输的工作原理框图，DIN[]为并行数据，经MUX运算后再平衡变换出D+ D-两路差分信号，当localJe为高电平时允许到loopback模式DIN[]数据同时转到ROUT[]出口从而形成环流。同理R+R一两路差分信号经平衡变换后经MUX运算后输出到ROUT[] 口并行输出，当lineje 为高电平时允许到loopback模式R+R一的数据传输到D+D-口从而形成环流。

时钟的管理，TCLK发送参考时钟用于DIN[傲据发送的闸门触发时钟。Lock接收锁相环的状态，当为高电平时PLL关闭反之打开。Refclk接收频率参考时钟。Rclk复位时钟，从内部时钟恢复的收数据的恢复时钟，用于收数据的闸门时钟。

图5所示，采用DS92芯片，差分接插件及LVDS控制器尽量靠近来自信号处理板数字中频，其中J7脚是差分LVDS信号的输入端，J8脚是数字中频的输出（通过差分接插件tyco twinnax 031-0098-001)，即差分LVDS信号出信道板去信号处理板的数字中频信号。

图6-7中FPFA采用EPlS25F780芯片，其连接见图。DSP芯片见图8。

图9前端中频采样处理单元，图中AD924采样芯片是一个3MSPS， 14位模数转换器，高速的CMOS 处理器。它包含高执行性能的低噪声的采样抽取保持型的放大器(SHA)和可编程的电压参考。芯片的微分输入结构在通信系统中很好的执行了不同的多样化的动态输入，并允许输入有较大范围的变化。通过模数转换后，数据输出呈现出直接的二进位的格式。out-of-range (0TR)标志位具有重要的作用来标明数据是否溢出。从图l可以看出数据时钟之间的关系，再由图2来说明他们之间的时序关系就可简要的说明了 A/D采样抽取的一个过程。

标题	发布/更新时间	阅读量
差分信号电缆-专利编号CN108288517A	2020-05-13	942
差分信号驱动器-专利编号CN103389768B	2020-05-12	51
差分信号接收器-专利编号CN101009478B	2020-05-11	626
差分信号连接器-专利编号CN105896189B	2020-05-13	471
差分信号驱动器-专利编号CN103389768A	2020-05-12	64
差分信号的生成-专利编号CN102859876A	2020-05-11	430
差分信号接收器-专利编号CN101009478A	2020-05-12	872
差分信号的生成-专利编号CN102859876B	2020-05-11	244
差分信号电缆-专利编号CN108091429A	2020-05-11	262
差分信号迹线-专利编号CN107710404A	2020-05-13	62

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