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用于拐角转变的经修改解码

阅读：436发布：2021-03-02

IPRDB可以提供用于拐角转变的经修改解码专利检索，专利查询，专利分析的服务。并且本公开的实例提供用于使用经修改解码执行拐角转变的设备和方法。实例设备可包括：存储器单元阵列；以及解码电路，其耦合到所述阵列且包含经配置以修改对应于至少一个数据元素的与对所述至少一个数据元素执行拐角转变操作相关联的地址的逻辑。所述逻辑可经配置以根据列选择修改对应于所述至少一个数据元素的所述地址。，下面是用于拐角转变的经修改解码专利的具体信息内容。

权利要求

1.一种设备，其包括：

存储器单元阵列；以及

解码电路，其耦合到所述阵列且包含经配置以修改对应于至少一个数据元素的与对所述至少一个数据元素执行拐角转变操作相关联的地址的逻辑；

其中所述逻辑经配置以根据列选择修改对应于所述至少一个数据元素的所述地址。

2.根据权利要求1所述的设备，其中所述解码电路包括各自耦合到所述阵列的相应N列的多个列选择组件，其中“N”至少为2。

3.根据权利要求2所述的设备，其中所述至少一个数据元素包括M位宽的数据元素，且其中M等于N。

4.根据权利要求2所述的设备，其中对应于所述至少一个数据元素的所述地址包括多个地址数据单元，且其中经配置以修改对应于所述至少一个数据元素的所述地址的所述逻辑包括：第一逻辑，其经配置以在所述多个地址数据单元提供到所述多个列选择组件中的第一者之前修改所述多个地址数据单元中的第一地址数据单元；以及第二逻辑，其经配置以在所述多个地址数据单元提供到所述多个列选择组件中的第二者之前修改所述多个地址数据单元中的第二地址数据单元。

5.根据权利要求4所述的设备，其中经配置以修改对应于所述至少一个数据元素的所述地址的所述逻辑进一步包括：第三逻辑，其经配置以在所述多个地址数据单元提供到所述多个列选择组件中的第三者之前修改所述多个地址数据单元中的所述第一地址数据单元和所述第二地址数据单元；

以及

第四逻辑，其经配置以在所述多个地址数据单元提供到所述多个列选择组件中的第四者之前修改所述多个地址数据单元中的第三地址数据单元；以及第五逻辑，其经配置以在所述多个地址数据单元提供到所述多个列选择组件中的第五者之前修改所述第一地址数据单元、所述第二地址数据单元和所述第三地址数据单元。

6.根据权利要求4所述的设备，其中：

所述第一逻辑包括逻辑门，所述逻辑门经配置以接收所述第一地址数据单元和启用数据单元作为输入且响应于所述启用数据单元的状态而使所述第一地址数据单元反转；以及所述第二逻辑包括逻辑门，所述逻辑门经配置以接收所述第二地址数据单元和启用数据单元作为输入且响应于所述启用数据单元的状态而使所述第二地址数据单元反转。

7.根据权利要求4所述的设备，其中所述第一逻辑门和所述第二逻辑门中的至少一者包括互斥或XOR逻辑门。

8.根据权利要求4所述的设备，其中所述多个列选择组件各自包括相应的N:1多路复用器。

9.根据权利要求1所述的设备，其中所述阵列和解码电路位于控制器上，所述控制器经配置以：从主机接收所述至少一个数据元素；

基于对应于所述至少一个数据单元的所述经修改地址将所述至少一个数据单元写入到所述阵列；

基于所述经修改地址从所述阵列读出所述至少一个数据单元；以及将所述至少一个数据元素写入到不同存储器单元阵列，使得所述至少一个数据元素存储在耦合到所述不同阵列的同一列的数个连续存储器单元中。

10.一种方法，其包括：

经由相应M个列选择组件接收包括待写入到存储器单元阵列的多个(M个)数据单元的多个数据元素；

在将所述多个数据元素写入到所述阵列时，通过根据列选择组件修改对应于所述M个数据单元在所述相应数据元素内的位置的地址数据单元来对所述多个数据元素执行拐角转变操作的至少一部分。

11.根据权利要求10所述的方法，其中根据列选择组件修改对应于所述M个数据单元在所述相应数据元素内的位置的地址数据单元进一步包括：将多个地址数据单元提供到所述M个列选择组件中的每一者；以及对于所述M个列选择组件中的每一者以不同方式修改所述多个地址数据单元。

12.根据权利要求11所述的方法，其中对于所述M个列选择组件中的每一者以不同方式修改所述多个地址数据单元进一步包括：将所述多个地址数据单元以未经修改状态提供到所述M个列选择组件中的第一列选择组件；以及将所述多个地址数据单元中的每一者以经修改状态提供到所述M个列选择组件中的第二列选择组件。

13.根据权利要求12所述的方法，其中对于所述M个列选择组件中的每一者以不同方式修改所述多个地址数据单元进一步包括将所述多个地址数据单元提供到所述M个列选择组件中的至少第三列选择组件，其中所述多个地址数据单元中的至少两者处于经修改状态。

14.根据权利要求11所述的方法，其中对于所述M个列选择组件中的每一者以不同方式修改所述多个地址数据单元进一步包括对经修改的地址数据单元执行二进制反转。

15.根据权利要求14所述的方法，其进一步包括：经由互斥或XOR逻辑门对经修改的地址数据单元执行所述二进制反转；以及将多个启用数据单元提供到所述XOR逻辑门，其中所述启用数据单元的状态确定提供到所述XOR逻辑门的对应地址数据单元是否经修改。

16.一种设备，其包括：

拐角转变缓冲器，其包括经配置以存储数据元素的存储器单元阵列；以及解码电路，其耦合到所述阵列且包括：多个N:1列选择组件，每一N:1列选择组件对应于所述阵列的不同相应N列且经配置以响应于提供到所述N:1列选择组件且对应于数据元素的多个地址数据单元的状态选择所述N列中的一个特定列；以及地址修改逻辑，其耦合到所述多个列选择组件中的至少一者且经配置以在所述多个地址数据单元提供到所述多个列选择组件中的所述至少一者之前与以下中的至少一者相关联地修改对应于所述数据元素的所述多个地址数据单元中的至少一者的状态：将所述数据元素写入到所述阵列；以及

从所述阵列读取所述数据元素。

17.根据权利要求16所述的设备，其中所述地址修改逻辑包括逻辑门，所述逻辑门经配置以：接收所述多个地址数据单元中的所述至少一者作为第一输入；

接收至少一个启用数据单元作为第二输入；

使所述多个地址数据单元中的所述至少一者反转；以及将经反转数据单元提供为输出。

18.根据权利要求16所述的设备，其中所述地址修改逻辑经配置以对于所述多个列选择组件中的所述至少一者中的每一者以不同方式修改所述多个地址数据单元中的所述至少一者的所述状态。

19.根据权利要求16所述的设备，其中所述数据元素包括M位宽的数据元素，且所述多个地址数据单元包括log2个(M个)位，且其中所述多个地址数据单元的值对应于所述数据元素内的相应位位置。

20.根据权利要求16所述的设备，其中所述地址修改逻辑经配置以与以下中的仅一者相关联地修改对应于所述数据元素的所述多个地址数据单元中的所述至少一者的所述状态：将所述数据元素写入到所述阵列；以及

从所述阵列读取所述数据元素。

21.根据权利要求16所述的设备，其进一步包括控制器，其中所述拐角转变缓冲器和所述解码电路位于所述控制器上，且其中所述控制器经配置以：从所述阵列读取所述数据元素；以及

将所述数据元素写入到所述控制器耦合到的不同阵列，使得所述数据元素竖直地存储在所述不同阵列中。

22.根据权利要求16所述的设备，其进一步包括通道控制器，其中所述拐角转变缓冲器和所述解码电路位于所述通道控制器上，且其中所述通道控制器经配置以与存储器控制器通信，所述存储器控制器经配置以：从所述拐角转变缓冲器接收所述数据元素；以及

将所述数据元素写入到所述存储器控制器耦合到的不同阵列，使得所述数据元素竖直地存储在所述不同阵列中。

23.一种设备，其包括：

拐角转变缓冲器，其包括存储器单元阵列；以及

解码电路，其耦合到所述阵列且经配置以：

经由相应的多个M个列选择组件接收包括待写入到所述阵列的M个数据单元的多个数据元素；以及在将所述多个数据元素写入到所述阵列时，通过根据列选择组件修改对应于所述M个数据单元在所述相应数据元素内的位置的地址数据单元来对所述多个数据元素执行拐角转变操作的至少一部分。

24.一种设备，其包括：

控制器，其经配置以与对从主机接收的数据元素执行拐角转变操作相关联地将所述数据元素写入到拐角转变缓冲器的存储器单元的第一阵列；

其中所述拐角转变缓冲器包括解码电路，所述解码电路耦合到所述第一阵列且包括：多个列选择组件，各自耦合到所述第一阵列的相应多个列；以及地址修改逻辑，其耦合到所述多个列选择组件中的至少一者且经配置以在多个地址数据单元提供到所述多个列选择组件中的所述至少一者之前与将所述数据元素写入到所述第一阵列相关联地修改对应于所述数据元素的所述多个地址数据单元中的至少一者的状态；且其中所述控制器进一步经配置以：

从所述第一阵列读出所述数据元素；以及

将耦合到第二阵列的同一列的单元中的所述数据元素写入到所述第二阵列的数个不同存取线。

25.根据权利要求24所述的设备，其中：

所述第二阵列耦合到包括多个读出放大器和计算组件的感测电路；且所述多个读出放大器和计算组件对应于所述第二阵列的相应多个列，且经配置以充当相应的多个1位处理资源。

说明书全文

用于拐角转变的经修改解码

技术领域

[0001] 本公开大体上涉及半导体存储器设备和方法，且更明确地说，涉及与用于拐角转变操作的经修改解码相关的设备和方法。

背景技术

[0002] 存储器装置通常被提供为计算机或其它电子系统中的内部半导体集成电路。存在许多不同类型的存储器，包含易失性和非易失性存储器。易失性存储器会需要功率以维持
其数据(例如，主机数据、误差数据等)且包含随机存取存储器(random access memory，
RAM)、动态随机存取存储器(dynamic random access memory，DRAM)、静态随机存取存储器(static random access memory，SRAM)、同步动态随机存取存储器(synchronous dynamic random access memory，SDRAM)和闸流体随机存取存储器(thyristor random access
memory，TRAM)，以及其它存储器。非易失性存储器可通过在未被供电时保持所存储数据来提供持久数据，且可包含NAND快闪存储器、NOR快闪存储器和电阻可变存储器，例如相变随机存取存储器(phase change random access memory，PCRAM)、电阻性随机存取存储器
(resistive random access memory，RRAM)以及磁阻随机存取存储器(magnetoresistive
random access memory，MRAM)，例如自旋力矩转移随机存取存储器(spin torque
transfer random access memory，STT RAM)，以及其它存储器。

[0003] 电子系统常常包含数个处理资源(例如，一或多个处理器)，其可检索并执行指令且将所执行指令的结果存储到合适位置。处理器可包括可执行指令以对数据(例如，一或多个操作数)执行逻辑运算(例如，AND、OR、NOT、NAND、NOR和XOR逻辑运算)的数个功能单元(例如，本文中称为功能单元电路)，例如算术逻辑单元(ALU)电路、浮点单元(FPU)电路和/或组合逻辑块。

[0004] 电子系统中的数个组件可涉及向功能单元电路提供指令以供执行。所述指令可例如由例如控制器和/或主机处理器等处理资源产生。数据(例如，将对其执行指令以执行逻
辑运算的操作数)可存储于存储器阵列中，所述存储器阵列可由功能单元电路存取。可从存储器阵列检索指令和/或数据，且在功能单元电路开始对所述数据执行指令之前对所述指
令和/或数据进行排序和/或缓冲。此外，由于可能经由功能单元电路在一个或多个时钟循
环中执行不同类型的操作，因此也可对操作的中间结果和/或数据进行排序和/或缓冲。

[0005] 在许多情况下，处理资源(例如，处理器和/或相关联功能单元电路)可在存储器阵列外部，且可存取(例如，经由处理资源与存储器阵列之间的总线)数据以执行指令。数据可经由总线从存储器阵列移动到在存储器阵列外部的寄存器。

[0006] 数据可以数种布置存储在存储器阵列的存储器单元中。举例来说，在水平地存储时，数据的若干部分可存储在耦合到多个感测线和存取线的存储器单元中。同时，在竖直地存储时，数据的若干部分可存储在耦合到感测线和多个存取线的存储器单元中。

附图说明

[0007] 图1A是根据本公开的数个实施例的呈包含存储器装置的计算系统形式的设备的框图。

[0008] 图1B是根据本公开的数个实施例的存储器阵列的一部分的示意图。

[0009] 图2A说明根据特定存储格式存储在阵列中的数据。

[0010] 图2B说明根据特定存储格式存储在阵列中的数据。

[0011] 图3A说明根据本公开的数个实施例的存储在阵列中的数个数据元素。

[0012] 图3B说明根据本公开的数个实施例的在执行拐角转变操作的至少一部分之后存储在阵列中的数个数据元素。

[0013] 图3C说明根据本公开的数个实施例的存储在阵列中的数个数据元素。

[0014] 图4是说明存储器阵列的一部分和与对数据执行拐角转变相关联的对应解码电路的示意图。

[0015] 图5是说明根据本公开的数个实施例的耦合到解码电路的存储器阵列的示意图。

[0016] 图6A说明根据本公开的数个实施例的存储在与执行拐角转变操作相关联的阵列中的数个数据元素。

[0017] 图6B是说明根据本公开的数个实施例的与执行拐角转变操作相关联的从图6A中所示的阵列读出的图6A中所示的数个数据元素的表。

[0018] 图7说明根据本公开的数个实施例的存储在与执行拐角转变操作相关联的阵列中的数个数据元素。

具体实施方式

[0019] 本公开包含与用于在存储器中执行拐角转变的经修改解码电路相关的设备和方法。实例设备可包括：存储器单元阵列；以及解码电路，其耦合到所述阵列且包含经配置以修改对应于至少一个数据元素的与对至少一个数据元素执行拐角转变操作相关联的地址
的逻辑。所述逻辑可经配置以根据列选择修改对应于所述至少一个数据元素的所述地址。

[0020] 作为一实例，与例如SRAM等缓冲存储器相关联的经修改解码电路可用来对存储在例如DRAM等不同存储器的多个存储器单元中的数据执行拐角转变。举例来说，数据元素(例如，字节、字，等)可存储在耦合到同一存取线(例如，字线)的多个存储器单元中，这可称为“水平”存储格式。或者，数据元素可存储在对应于同一列(例如，同一感测线和/或一对互补感测线)的多个存储器单元中，这可称为“竖直”存储格式。

[0021] 在各种情况下，对竖直地存储在阵列中的数据元素进行操作可为有益的。举例来说，一些存储器阵列可耦合到包括多个计算组件的感测电路，所述计算组件各自对应于所
述阵列的相应多个列中的一者且充当相应多个处理资源(例如，多个1位处理器)中的一者。
在各种情况下，多个1位处理器可并行地对竖直地存储在阵列的对应列中的数据元素进行
操作。举例来说，可存储数据元素，使得特定数据元素(例如，字)的数据单元(例如，位)存储在对应于特定处理资源的存储器空间中的连续地址处。以此方式，在包括16K个列的阵列
中，16K个竖直存储的数据单元可由对应的16K个1位处理器并行处理(见图1B)。

[0022] 本公开的数个实施例对数据执行地址修改以促进执行拐角转变操作(例如，以促进将数据从水平存储格式调整为竖直存储格式，且反之亦然)。本公开的实施例可提供若干益处，例如与先前方法相比以更高效方式执行拐角转变操作和/或使用较小电路(例如，复
杂性较小的解码电路和/或解码电路的较少个例)，以及其它益处。在本公开的以下详细描
述中，参考附图，附图形成本公开的一部分且以说明方式展示可如何实践本公开的一或多
个实施例。足够详细地描述这些实施例以使得所属领域的技术人员能够实践本公开的实施
例，且应理解，可利用其它实施例，且可在不脱离本公开的范围的情况下进行过程、电和/或结构改变。如本文中所使用，尤其是相对于图式中的附图标号的标示符“R”、“S”、“U”、“V”、“W”等指示可包含数个如此标示的特定特征。如本文中所使用，“数个”特定事物可指此类事物中的一或多者(例如，数个存储器阵列可指一或多个存储器阵列)。

[0023] 本文中的图遵循编号惯例，其中第一数字对应于图编号，且其余数字识别图式中的元件或组件。不同图之间的类似元件或组件可通过使用类似数字来识别。举例来说，171可参考图1A中的元件“71”，且类似元件在图5中可参考为571。如将了解，可添加、交换和/或消除本文中各种实施例中所示的元件以便提供本公开的数个额外实施例。此外，如将了解，图中提供的元件的比例和相对比例尺意欲说明本发明的某些实施例，且不应认为是限制性
意义。

[0024] 图1A是根据本公开的数个实施例的呈包含存储器装置120的计算系统100形式的设备的框图。如本文中所使用，存储器装置120、控制器140、通道控制器143、存储器阵列
130、感测电路150、缓冲器171和解码电路173也可以单独地视为“设备”。

[0025] 系统100包含耦合(例如，连接)到存储器装置120的主机110，所述存储器装置包含存储器阵列130。主机110可为主机系统，例如个人笔记本电脑、台式计算机、数码相机、智能电话或存储卡读卡器，以及各种其它类型的主机。主机110可包含系统母板和/或底板，且可包含数个处理资源(例如，一或多个处理器、微处理器，或一些其它类型的控制电路)。系统
100可包含单独的集成电路，或主机110和存储器装置120两者可在同一集成电路上。系统
100可例如为服务器系统和/或高性能计算(HPC)系统和/或其一部分。虽然图1A和1B中所示
的实例说明具有冯·诺依曼(Von Neumann)架构的系统，但本公开的实施例可以非冯·诺
依曼架构实施，其可能不包含常常与冯·诺依曼架构相关联的一或多个组件(例如，CPU、
ALU，等)。

[0026] 为了清楚起见，已简化系统100以聚焦于与本公开特定相关的特征。存储器阵列130可例如为DRAM阵列、SRAM阵列、STT RAM阵列、PCRAM阵列、TRAM阵列、RRAM阵列、NAND闪存阵列和/或NOR闪存阵列。阵列130可包括布置成通过存取线(其可在本文中称为字线或选择
线)耦合的行和通过感测线(其可在本文中称为数据线或数字线)耦合的列的存储器单元。
虽然图1中展示单个阵列130，但实施例不限于此。例如，存储器装置120可包含数个阵列130(例如，数组DRAM单元、NAND闪存单元，等)。

[0027] 存储器装置120包含地址电路142以锁存经由I/O电路144在总线156(例如，I/O总线)上提供的地址信号。状态和/或异常信息可从存储器装置120上的控制器140提供到通道
控制器143和/或主机110(例如，经由包含带外总线157的高速接口(HSI))。地址信号经由地址电路142接收，且由行解码器146和列解码器152解码以存取存储器阵列130。地址信号还
可提供到控制器140。可通过使用感测电路150感测数据线上的电压和/或电流改变来从存
储器阵列130读取数据。感测电路150可读取并锁存来自存储器阵列130的数据页(例如，
行)。I/O电路144可用于经由数据总线156与主机110进行双向数据通信。写入电路148用以
将数据写入到存储器阵列130。

[0028] 控制器140对通过控制总线154从主机110提供的信号进行解码。这些信号可包含芯片启用信号、写入启用信号和地址锁存信号，其用以控制在存储器阵列130上执行的操
作，包含数据读取、数据写入和数据擦除操作。在各种实施例中，存储器控制器140负责执行来自主机110的指令且对对于阵列130的存取进行排序。控制器140可包含用于存储数据的
缓冲器171。缓冲器171可为存储器单元阵列(例如，图5中所示的SRAM单元阵列571)，且可耦合到经配置以对从地址电路142接收的地址信号进行解码(例如，与执行拐角转变操作相关
联，如在本文中进一步描述)的解码电路173(例如，图5中所示的解码电路573)。控制器140可为状态机、排序器或某一其它类型的控制器。控制器140可控制阵列(例如，存储器阵列
130)中的数据移位(例如，向右或向左)以及根据本文中所描述的数个实施例的数据拐角转
变。

[0029] 感测电路150的实例可包括数个读出放大器和数个对应计算组件，其可充当且在本文中称为累加器，且可用来执行逻辑运算(例如，对与互补数据线相关联的数据)。

[0030] 在数个实施例中，感测电路150可用来使用存储在阵列130中的数据作为输入来执行逻辑运算，且将逻辑运算的结果存储回到阵列130而不经由感测线地址存取传送数据(例
如，不发出列解码信号)。由此，可使用感测电路150且在所述感测电路内执行各种计算功
能，而非通过在感测电路外部的处理资源(例如，通过与主机110相关联的处理器和/或位于装置120上(例如，在控制器140上或在其它处)的其它处理电路，例如ALU电路)(或与之相关联)来执行各种计算功能。

[0031] 在各种先前方法中，例如，与操作数相关联的数据将经由感测电路从存储器读取且经由I/O线(例如，经由局部I/O线和/或全局I/O线)提供到外部ALU电路。外部ALU电路可
包含数个寄存器，且将使用操作数执行计算功能，且结果将经由I/O线传送回到阵列。相比之下，在本公开的数个实施例中，感测电路150经配置以对存储在存储器阵列130中的数据
执行逻辑运算，且将结果存储回到存储器阵列130而不启用耦合到感测电路150的I/O线(例
如，局部I/O线)。感测电路150可形成为与阵列的存储器单元具有间距。额外逻辑电路170可耦合到感测电路150，且可用来存储(例如，高速缓冲存储和/或缓冲)本文中所描述的操作
的结果。

[0032] 由此，在数个实施例中，在阵列130和感测电路150外部的电路不需要执行计算功能，因为感测电路150可执行适当逻辑运算以执行此类计算功能而无需使用外部处理资源。
因此，感测电路150可用以至少在某一程度上补充和/或替换此类外部处理资源(或至少此
类外部处理资源的带宽消耗)。

[0033] 然而，在数个实施例中，感测电路150可用以执行除了由外部处理资源(例如，主机110)执行的逻辑运算之外的逻辑运算(例如，执行指令)。例如，主机110和/或感测电路150可能限于仅执行某些逻辑运算和/或特定数目的逻辑运算。

[0034] 启用I/O线可包含启用(例如，接通)栅极耦合到解码信号(例如，列解码信号)且源极/汲极耦合到I/O线的晶体管。然而，实施例不限于不启用I/O线。例如，在数个实施例中，感测电路(例如，150)可用来执行逻辑运算而不启用阵列的列解码线；然而，可启用局部I/O线以便将结果传送到合适位置而非传送回到阵列130(例如，传送到例如缓冲器171等缓冲
器和/或某一其它外部寄存器)。

[0035] 虽然通道控制器143被说明为位于主机110上，但实施例不限于此。例如，在数个实施例中，通道控制器143可位于存储器装置120上(例如，形成于与其相同的衬底上)。而且，虽然缓冲存储器171和对应解码电路(例如，逻辑)173在图1A中展示为位于控制器140上，但在数个实施例中，缓冲存储器171和对应解码电路173可位于例如通道控制器143上。

[0036] 图1B说明根据本公开的数个实施例的存储器阵列130的一部分的示意图。阵列130包含存储器单元(统称为存储器单元103，且更具体地说，称为103-0到103-J)，其耦合到若干行存取线104-0、104-1、104-2、104-3、104-4、104-5、104-6、...、104-R和若干列感测线
105-0、105-1、105-2、105-3、105-4、105-5、105-6、105-7、...、105-S(分别统称为存取线104和感测线105)。存储器阵列130不限于特定数目的存取线和/或感测线，且使用术语“行”和“列”并不意指存取线和/或感测线的特定物理结构和/或定向。虽然未描画，但每列存储器单元可与一对对应互补感测线相关联。

[0037] 每列存储器单元可耦合到感测电路(例如，图1A中所示的感测电路150)。在此实例中，感测电路包括数个耦合到相应感测线105的读出放大器106-0、106-1、106-2、106-3、
106-4、106-5、106-6、106-7、...、106-U(统称为读出放大器106)。读出放大器106经由存取装置(例如，晶体管)108-0、108-1、108-2、108-3、108-4、108-5、108-6、108-7、...、108-V耦合到输入/输出(I/O)线134(例如，局部I/O线)。在此实例中，感测电路还包括数个耦合到相应感测线105的计算组件131-0、131-1、131-2、131-3、131-4、131-5、131-6、131-7、...、131-X(统称为计算组件131)。感测放大器106与对应计算组件131的组合可称为感测组件，且可
充当1位处理器。列解码线110-1到110-W分别耦合到晶体管108-1到108-V的栅极，且可选择性地启动以将由相应感测放大器106-0到106-U感测和/或存储在相应计算组件131-0到
131-X中的数据传送到第二感测放大器112。在数个实施例中，计算组件131可形成为与其对应列的存储器单元和/或与对应读出放大器106具有间距。举例来说，在包括16K个列的阵列中，16K个竖直存储的数据元素可通过对应的16K个1位处理器并行地处理。

[0038] 可控制(例如，通过控制器140)感测电路(例如，包含计算组件131和对应读出放大器106的感测组件)以将数据写入到阵列130且从所述阵列读取数据。如下文进一步描述，数据元素(例如，字)可根据水平格式或竖直格式存储在阵列130中。根据本文所描述的实施
例，根据竖直格式存储在阵列130中的数据元素可对应于在写入到阵列130之前已经受拐角
转变操作(例如，经由缓冲存储器171和对应解码逻辑173)的元素。类似地，对应于竖直地存储在阵列130中的元素的数据可经由感测电路读取，且可进行拐角转变(例如，经由缓冲存
储器171和对应解码逻辑173)，使得相应数据元素可根据水平存储格式写入到特定存储器
(例如，写回到阵列130和/或不同存储位置)。水平存储格式的实例包含数据元素的数据单
元(例如，位)存储在耦合到特定存取线104和多个感测线105的数个邻近存储器单元中。例
如，第一4位元素可存储在各自耦合到存取线104-0(例如，行0)和感测线105-0、105-1、105-
2和105-3中的相应一者的四个存储器单元的第一群组中，且第二4位元素可存储在各自耦
合到存取线104-1和感测线105-0、105-1、105-2和105-3中的相应一者的存储器单元的第二群组中。

[0039] 如上文所指出，在数个实施例中，感测组件(例如，读出放大器106和对应计算组件131)可充当1位处理器。因此，在各种情况下，根据竖直存储格式(例如，以便使1位处理器并行地对多个元素进行操作)将元素存储在阵列130中可为有益的。由此，对数据执行拐角转
变，使得元素竖直地存储在阵列(例如，130)中可为有益的。作为一实例，可通过使用缓冲存储器171和对应解码逻辑173从阵列130(例如，经由感测电路150)读出水平存储的元素来对
上文所描述的两个水平存储的4位元素执行拐角转变，以对所述两个元素执行拐角转变(例
如，如下文进一步描述)，且接着将两个拐角转变后的4位元素写回到阵列130(例如，使得元素竖直地存储)。例如，第一拐角转变后的4位元素可存储在耦合到感测线105-0以及存取线
104-0、104-1、104-2和104-3中的单元中，且第二拐角转变后的4位元素可存储在耦合到感测线105-1以及存取线104-0、104-1、104-2和104-3的单元中。

[0040] 图2A和2B说明根据特定存储格式存储在阵列中的数据。具体地说，图2A说明根据水平存储格式存储在存储器中的数据的实例，且图2B说明根据竖直存储格式存储在存储器
中的数据的实例。作为一实例，图2B中所示的竖直存储的数据元素(例如，字节、字，等)可对应于在根据本文所描述的实施例进行拐角转变之后的图2A中所示的水平存储元素。在图2A
和2B中所示的实例中，数据元素中的每一者包括八个数据单元(例如，8位)；然而，实施例既不限于特定数据元素大小(例如，数据元素可包括多于或少于8位)，也不限于具有相同大小的数据元素(例如，不同数据元素可具有不同大小)。在此实例中，数据元素232-1、232-2、
232-3、232-4的位标注有“0”、“1”、“2”、“3”、“4”、“5”、“6”和“7”，其中“0”表示最低有效位(LSB)位置，且“7”表示最高有效位(MSB)位置。尽管LSB在图2A中被说明为最左位，但实施例不限于此。举例来说，在一些实施例中，LSB可为最右位。

[0041] 如图2A中所示，数据元素232-1和232-2水平地存储在阵列的行204-0(行0)中。由此，数据元素232-1的八个连续位存储在对应于行0和阵列的前八个列(例如，列205-0到
205-7)的连续存储器单元中，且数据元素232-2的八个连续位存储在对应于行204-0(行0)
和阵列的接下来的8个列(例如，列205-8到205-15)的存储器单元中。举例来说，元素232-1的位“0”存储在耦合到对应于行0的存取线(例如，图1中的存取线104-0)且耦合到对应于第一列205-0的感测线(例如，图1中的感测线104-0)的存储器单元中，且元素232-1的位“1”存储于耦合到对应于行0的存取线(例如，104-0)且耦合到对应于邻近列(例如，第二列)的感
测线(例如，图1中的感测线105-1)的存储器单元中，以此类推。类似地，元素232-2的位“0”存储于耦合到对应于行0的存取线且耦合到对应于第九列205-8的感测线的存储器单元中，
元素232-2的位“1”存储于耦合到对应于行0的存取线且耦合到对应于第十列的感测线的存储器单元中，以此类推。

[0042] 如图2A中所示，元素232-3水平地存储在阵列的行204-1(行1)中。例如，元素232-3的位“0”存储于耦合到对应于行1的存取线且耦合到对应于第一列205-0的感测线(例如，或一对互补感测线)的存储器单元中。举例来说，存储元素232-1和232-3的位“0”的存储器单元耦合到同一感测线(例如，列205-0)。元素232-3的位“1”存储于耦合到对应于行1的存取线且耦合到对应于第二列的感测线的存储器单元中。举例来说，存储元素232-1和232-3的位“1”的存储器单元耦合到同一感测线。类似地，在图2A中所示的实例中，元素232-1和232-
3的位“2”到位“7”存储在对应于同一相应列的存储器单元中(例如，元素232-1和232-3中的每一者的位“2”存储在耦合到同一感测线的相应存储器单元中，每个元素232-1和232-3的位“3”存储在耦合到同一感测线的相应存储器单元中，以此类推)。在图2A中所示的实例中，元素232-4水平地存储在行2中，使得其构成位中的每一者存储在耦合到对应于行2的存取
线的存储器单元中。存储元素232-4的位“0”到位“7”的存储器单元还与存储元素232-1和
232-3的位“0”到位“7”的相应存储器单元耦合到相同的相应感测线。虽然行204展示为物理地邻近，且数据元素232展示为存储在物理上邻近的列中，但实施例不限于此。例如，行204可逻辑上邻近而不物理上邻近。类似地，存储数据元素的单元可逻辑上邻近而不物理上邻
近。

[0043] 如图2B中所示，特定数据元素(例如，字节、字，等)的数据单元(例如，位)存储在对应于同一列(例如，同一感测线和/或一对互补感测线)的存储器单元中。在各种情况下，阵列的每个列可具有与其相关联的相应处理资源(例如，1位处理器，例如用于每个列的对应读出放大器106和计算组件131)。在此类情况下，每个列可视为特定对应处理资源的存储器空间。因此，竖直地存储元素可包含存储所述元素，使得数据元素(例如，232-1、232-2、232-
3)中的每一相应者的连续位存储在对应处理资源的存储器空间中的连续地址处。

[0044] 如图2B中所示，元素232-1的位(例如，位“0”到“7”)存储在对应于同一列205-0且耦合到对应于行0到行7的多个存取线(例如，图1中的存取线104-0到104-7)的存储器单元(例如，通常耦合到图1中的例如104-0的第一感测线的存储器单元)中。类似地，元素232-2的位存储在对应于同一列205-1且耦合到对应于行0到行7的多个存取线的存储器单元中，
且元素232-3的位存储在对应于同一列205-2且耦合到对应于行0到行7的多个存取线的存
储器单元中。

[0045] 图3A说明在进行拐角转变(例如，经由图4中所示的1位存储器和对应解码电路)之前水平地存储的数个数据元素。图3B说明存储在缓冲存储器(例如，缓冲存储器171，例如
SRAM，其可称为拐角转变缓冲器)中的与拐角转变操作(例如，在经由图4中所示的拐角转变解码电路重新组织相应数据元素的构成数据单元之后)相关联的图3A中所示的数据元素。
图3C说明在从缓冲存储器读出之后的与拐角转变操作(例如，在经由图4中所示的拐角转变
解码电路重新组织数据元素的构成数据单元之后)相关联的数个竖直存储的数据元素。图
3A到3C和图4中描述的实例涉及如可能已在先前方法中使用的与拐角转变相关联的四(4)
个4位元素。所属领域的一般技术人员将了解，与图3A到3C和4相关联而描述的实例拐角转
变操作常常归于Kenneth E.Batcher，且可称为“Batcher拐角转变”操作。本公开的实施例不限于数据元素的特定大小和/或数目。与本公开的数个实施例相关联的经修改解码电路
的实例在图5中展示且在下文进一步描述。

[0046] 图3A到3C中使用的识别符包括指示数据元素(例如，字)中的特定一者的第一数字和指示所述特定数据元素内的数据单元(例如，位)中的特定一者的第二数字。举例来说，K:
L将指示“第K”数据元素的“第L”位。图3A、3B和3C中所示的16个单元可经由相应列和行地址
336和337唯一地寻址。如图3B中所描述，每个列地址336-0(对应于十进制“0”的二进制
“00”)、336-1(对应于十进制“1”的二进制“01”)、336-2(对应于十进制“2”的二进制“10”)，和336-3(对应于十进制“3”的二进制“11”)还可对应于存储器地址(例如，因为每个列333可对应于相应1位处理资源的存储器空间)。行地址337-0(“00”)、337-1(“01”)、337-2(“10”)和337-3(“11”)还展示为对应于所指示行(例如，“00”是行0，“01”是行1，“10”是行2，且“11”是行3)。

[0047] 如图3A中所示，每个“第n”元素存储在单元的“第n”行中，且对应元素的每个第n数据单元存储在单元的第n列中。举例来说，图3A包含存储在耦合到存取线(例如，行)335-0的单元中的数据元素(例如，“第零”数据元素)、存储在耦合到存取线335-1的单元中的数据元素(例如，第一数据元素)、存储在耦合到存取线335-2的单元中的数据元素(例如，第二数据元素)，和存储在耦合到存取线335-3的单元中的数据元素(例如，第三数据元素)。在此实例中，四个数据元素中的每一者的位“0”(例如，第零位)耦合到对应于列333-0的相应单元，四个数据元素中的每一者的位“1”耦合到对应于列333-1的相应单元，四个数据元素中的每一者的位“2”耦合到对应于列333-2的相应单元，且四个数据元素中的每一者的位“3”耦合到对应于列333-3的相应单元。

[0048] 在各种先前方法中，可使用N个存储器(例如，N个1位RAM)来对N位数据流执行拐角转变，其中N为2的某一幂。图3A到3C中描述的实例对应于4位数据流(例如，N＝4)。因此，根据此类先前方法，对以上实例中所示的四个元素进行拐角转变可能已使用四个1位存储器
(例如，存储器476-0到476-3和对应解码电路，例如图4中所示者)，其各自可对应于相应处理资源(例如，位串行处理器)。如下文所描述，对图3A中所示的四个数据元素进行拐角转变可包含基于对应于相应元素的写入地址、对应于相应N个存储器的地址(例如，列地址)和相应元素内的构成位的位置来以特定方式写入所述元素(例如，写入到缓冲存储器)。

[0049] 图3B是以中间存储格式(例如，数据元素经组织而使得其并非水平地或竖直地定向)存储在缓冲存储器(例如，缓冲器171)中的与拐角转变操作相关联的在图3A中展示的四
个数据元素的实例。图3B中表示的缓冲存储器包含四个列333-4、333-5、333-6和333-7和四个行335-4、335-5、335-6和335-7。如图4中进一步描述，列中的每一者可对应于相应的1位宽的存储器(例如，地址空间由行数目界定)。在此实例中，对应于每个列的地址空间(例如，每个1位宽的存储器)包括四个地址(例如，存储位置)337-0(“00”)、337-1(“01”)、337-2(“10”)和337-3(“11”)，其对应于相应行335-4、335-5、335-6和335-7且可称为“行地址”。图
3B还说明地址336-0(“00”)、336-1(“01”)、336-2(“10”)和336-3(“11”)，其对应于相应列
333-4、333-5、333-6和333-7且可称为“列地址”。列地址336也可称为“存储器编号”，因为其在此实例中可对应于相应的1位宽的存储器(例如，图4中所示的存储器476-0、476-1、476-2和476-3)。

[0050] 如下文结合图4进一步描述，确定如图3B中所示的数据元素的构成位的存储位置(例如，相应行地址和列地址)可包含对传入数据元素(例如，待写入到缓冲存储器的数据元素)执行数个地址修改操作。所述地址修改操作可包含用来确定将存储特定位的特定行335
(例如，位将写入到的1位宽存储器中的相应一者的地址空间内的特定位置)的第一修改，和用来确定将存储特定位的特定列333(例如，位将写入到的相应1位宽存储器中的特定一者)
的第二修改。如下文进一步描述，所述第二修改可包含反转对应于相应元素(例如，字)的写入地址的一或多个位，且所述第一修改可包含基于对应于相应元素的写入地址来执行一或
多个位调换。如本文所使用，位调换可指交换特定字内的位位置(例如，使得构成位不可以递升次序存储)。

[0051] 下文展示说明根据例如图3A到3C中所描述的拐角转变操作写入到缓冲存储器的数个数据元素的实例的数学表示法。在下文的实例中，每个元素(例如，字)wi表示为位阵列bij，其中：

[0052]

[0053] 在此实例中，J个字wi＝0..(J-1)待写入到缓冲存储器(例如，J×J单元)mkl(k＝0..(J-1)，l＝0..(J-1))的J×J部分。每个位bij写入到单元mkl，其中：

[0054] k＝j

[0055]

[0056] 其指示相应字的第j位位于同一行(例如，k＝j)中，其中k表示缓冲存储器的行地址。举例来说，图3B中所示的四个相应字中的每一者的“第0”位存储在第零行(例如，具有行地址“00”337-0的行335-4)中，四个相应字中的每一者的“第1”位存储在“第1”行(例如，具有行地址“01”337-1的行335-5)中，四个相应字中的每一者的“第2”位存储在第2行(例如，具有行地址“10”的行335-6)中，且四个相应字中的每一者的“第3”位存储在第3行(例如，具有行地址“11”的行335-7)中。如由所指示，其中索引l表示缓冲存储器的特定列地
址(例如，1位存储器中的特定一者)，可通过对索引i(例如，其指示特定字编号)与索引j(例如，其指示特定字内的位的特定位位置)执行XOR运算来确定存储位的缓冲存储器的特定
列。例如，可通过对对应于特定位的索引i和j执行互斥或运算(例如，l＝00 XOR 00)来确定其中第0字(例如，i＝00)的第0位(例如，j＝00)存储在缓冲存储器中的特定列(例如，索引l)。因为00 XOR 00等于00，因此位0:0(例如，第0字wi的第0位)存储在图3B中所示的缓冲存储器的列00(例如，对应于列地址336-0的列333-4)中。可以类似方式确定其中其它相应字
wi的第i位存储在缓冲存储器中的特定列。

[0057] 在从缓冲存储器的相同J×J部分(例如，图3B中所示的缓冲存储器部分)读出时，可通过读取单元mkl和调换数据位(例如，经由图4中所示的解码电路484交换特定字内的数
据位的位置)来产生新字vmn，使得：

[0058] m＝k

[0059]

[0060] 其中索引“m”是新字的字编号，索引“n”是新字“m”内的位位置，索引“k”是对应于缓冲存储器的行地址，且索引“l”是对应于缓冲存储器的列地址。图3C说明在进行拐角转变以使得图3A中展示为水平地存储的字wi在图3C中竖直地存储之后的写入到存储器(例如，写入到例如图1中所示的存储器130的存储器)的新字vmn。

[0061] 在图3C中，列333-8、333-9、333-10和333-11表示相应第零(第0)、第一(第1)、第二(第2)和第三(第3)列，且行335-8、335-9、335-10和335-11表示相应(第0)、第一(第1)、第二(第2)和第三(第3)行。由此，第0新字(例如，m＝00)存储在耦合到行335-8的单元中，第1新字(例如，m＝01)存储在耦合到行335-9的单元中，第2新字(例如，m＝10)存储在耦合到行335-10的单元中，且第3新字(例如，m＝11)存储在耦合到行335-11的单元中。字wi的构成位在图3C中所示的阵列内的特定位置可如以上方程式所描述加以确定。

[0062] 例如，新字编号(例如，m)等于缓冲存储器的行地址(例如，索引k)(例如，因为m＝k)。因此，存储在图3B中所示的缓冲存储器的行335-4(例如，对应于索引k＝00)中的位(例如，位0:0、1:0、2:0和3:0)中的每一者对应于第0新字(例如，m＝00)，存储在图3B中所示的缓冲存储器的行335-5(例如，对应于索引k＝01)中的位(例如，位1:1、0:1、3:1和2:1)中的每一者对应于第1新字(例如，m＝01)，存储在图3B中所示的缓冲存储器的行335-6(例如，对应于索引k＝10)中的位(例如，位2:2、3:2、0:2和1:2)中的每一者对应于第2新字(例如，m＝10)，且存储在图3B中所示的缓冲存储器的行335-7(例如，对应于索引k＝11)中的位(例如，位3:3、2:3、1:3和0:3)中的每一者对应于第3新字(例如，m＝11)。

[0063] 通过对对应于存储在图3B中所示的缓冲存储器中的特定位的列地址(例如，索引l)和行地址(例如，索引k)执行“互斥或运算”来确定新字(例如，如由索引n)内的构成位的位置。举例来说，新字vmn内的位3:1(其对应于行地址k＝01和列地址l＝10，如图3B中所示)的位位置(例如，n)是“11”(因为01 XOR 10＝11)。因此，如图3C中所示，位3:1位于存储在行
335-9中的新字(例如，新字vmn，其中m＝01和n＝11)的位位置n＝11(例如，列333-11)。可以类似方式确定图3C中所示的相应第零(第0)、第一(第1)、第二(第2)和第三(第3)新字内的
构成位的位置。

[0064] 由此，在以上数学表示法中，可与用来确定(例如，指定)在写入到与拐角转变操作相关联的缓冲存储器时将存储特定位的特定存储器(例如，在此实例中，特定列)的
地址修改相关联。类似地，以上数学表示法可与用来确定在从缓冲存储器读取且存
储在与拐角转变操作相关联的不同存储器中时将存储特定位的特定存储器(例如，在此实
例中，特定列)的地址修改相关联。如进一步在图4中所描述，对地址(例如，地址位)执行的XOR运算导致地址位的反转(或不反转)。举例来说，对“00”与地址的两个最低有效位(LSB)(例如，00、01、10或11)进行互斥或运算导致地址位皆不反转，对“01”与地址的两个LSB进行互斥或运算导致最低有效地址位反转(例如，使得00将为01，01将为00，10将为11，且11将为
10)，对“10”与地址的两个LSB进行互斥或运算导致倒数第二个最低有效地址位反转(例如，使得00将为10，01将为11，10将为00，且11将为01)，且对“11”与地址的两个LSB进行互斥或运算导致两个最低有效地址位皆反转(例如，使得00将为11，01将为10，10将为01，且11将为
00)。由此，使地址位反转(例如，经由XOR运算)可与“位调换”相关联，因为其可导致特定字内的位位置的交换。

[0065] 图4是说明与对数据执行拐角转变操作相关联的存储器阵列和解码电路的一部分的示意图。图4说明可用来执行N位(例如，4位)拐角转变，例如图3A到3C中描述的4位拐角转变，的电路的实例。图4中所示的解码电路包含用以对写入到与执行拐角转变操作相关联的缓冲存储器476的数据元素462执行地址修改的数个多路复用器482，以及用以对从与执行
拐角转变操作相关联的缓冲存储器476读取的数据执行地址修改的数个多路复用器484。在
此实例中，缓冲存储器476包括四个1位存储器(例如，RAM)476-1、476-2、476-3和476-4。图4中所说明的解码电路包含可用来递增与执行拐角转变相关联的相应写入地址(包括“wa0”
475(例如，最低有效写入地址位)和“wa1”477(例如，倒数第二个最低有效写入地址位))和读取地址(包括“ra0”(例如，最低有效读取地址位)和“ra1”(例如，倒数第二个最低有效读取地址位))的写入计数器472和读取计数器474。在此实例中，两个地址位用以识别对应于
待写入到与拐角转变操作相关联的缓冲存储器的四个4位元素462(例如，图3A中描述的四
个字wi)的写入地址(例如，00、01、10和11)。

[0066] 在图4中所示的实例中，待写入到缓冲存储器476的每个4位元素(例如，字)462包括位466-0(位0)、466-1(位1)、466-2(位2)和466-3(位3)。多路复用器482可用来基于元素的对应写入地址执行与相应元素462相关联的位调换(例如，以确定特定元素462的构成位
466待存储到存储器476-0、476-1、476-2和476-3中的哪一者中)。例如，如图4中所示，多路复用器482接收写入地址位475(wa0)和477(wa1)作为输入，其可取决于写入地址位475和
477的值而导致特定元素内的位位置的交换(例如，一或多个位调换)。由此，多路复用器482可与对元素462执行地址修改(例如，对应于的地址修改，如以上图3A和3B所描述)
相关联。

[0067] 基于写入地址位475和477的值进行的地址修改还可用来确定将存储字462的特定位466的存储器476-0到476-3中的相应一者内的特定地址。在图4中说明的实例中，使用波
浪号(例如，“～”)来指示二进制反转。例如，与存储器476-0相关联的“wa0”475-0和“wa1”
477-0指示在将元素462的特定位466写入到存储器476-0时，地址位475和477皆不修改(例
如，反转)。然而，与存储器476-1相关联的“～wa0”475-1和“wa1”477-1指示在将元素462的特定位466写入到存储器476-1时，地址位475反转，与存储器476-2相关联的“wa0”475-2和“～wa1”477-2指示在将元素462的特定位466写入到存储器476-2时，地址位477反转，且与存储器476-3相关联的“～wa0”475-3和“～wa1”477-3指示在将元素462的特定位466写入到存储器476-3时，地址位475和477两者皆反转。由此，上文所论述的写入地址位的反转可与对元素462执行地址修改(例如，对应于k＝j的地址修改，如上文图3A和3B中所描述)相关
联。

[0068] 应注意，在图4中所示的实例中，对与将字462写入到缓冲存储器476相关联的写入地址执行反转操作。然而，实施例不限于此。例如，在数个实施例中，可替代地对与从缓冲存储器476读出数据相关联的读取地址执行反转操作。在任一情况下(例如，不管是对写入地
址还是读取地址执行反转操作)，多路复用器484可基于读取地址位(例如，ra0和ra1)而与
对从缓冲存储器476读取的字(例如，464)执行位调换相关联。字464包括位468-0(位0)、
468-1(位1)、468-2(位2)和468-3(位3)且对应于新字vmn，所述新字可从缓冲存储器476(例如，例如图3B中所示的缓冲存储器的缓冲存储器)读取且可写入到不同存储器(例如，不同
于缓冲存储器476的存储器)，使得原始字462竖直地存储在不同存储器中(例如，在经修改
字464写入到如图3C中所示的不同存储器之后)。

[0069] 在图4中所示的实例中，1位存储器476-0、476-1、476-2和476-3中的每一者具有用来存取相应存储器的行解码。例如，第零解码器与对应于存储器476-0的地址位475-0/477-0相关联，第一解码器与对应于存储器476-1的地址位475-1/477-1相关联，第二解码器与对应于存储器476-2的地址位475-2/477-2相关联，且第三解码器与对应于存储器476-3的地
址位475-3/477-3相关联。然而，相对于存储器的大小，行解码电路可占用相对较大量的区域。由此，每存储器重复行解码电路(例如，对于1位存储器476-0到476-3中的每一者提供单独行解码)可导致例如缓冲存储器476等缓冲存储器占据不合需要的量的区域。

[0070] 图3A到3C和图4中描述的Batcher拐角转变实例涉及元素宽度与存储器的1:1比率(例如，N位宽的字经由包括N个1位存储器的缓冲存储器进行拐角转变)。如下文进一步描
述，本公开的数个实施例可提供若干益处，例如与先前方法相比减小与执行拐角转变操作
相关联的解码电路的量，以及各种其它益处。例如，如图5中所描述，数个实施例可包含提供用来执行拐角转变操作的至少一部分的经修改解码电路。作为一实例，数个实施例可包含
使用N位宽的存储器来对N位宽的字执行拐角转变，其与先前方法相比可将解码逻辑的个例
减少到N分之一。例如，针对N＝8，与先前方法相比，与拐角转变操作相关联的解码逻辑的个例可减小到8分之一(例如，因为单个解码电路可用于8位宽的存储器而非对于八个1位存储
器中的每一者重复，例如在上文所描述的Batcher拐角转变实例中)。

[0071] 图5是说明根据本公开的数个实施例的耦合到解码电路573的存储器阵列571的示意图。阵列571可为缓冲器阵列(例如，图1A中所示的缓冲器171)，且可为与执行如本文所描述的拐角转变操作相关联的允许读取和/或写入数据的双向缓冲器。在图5中所示的实例
中，阵列571是64×64 SRAM阵列；然而，实施例不限于所展示的特定类型的阵列和/或阵列
尺寸。

[0072] 解码电路573可为例如图1A中所示的解码电路173的解码电路。在此实例中，解码电路573包含通过对提供到其的地址信号565(例如，对应于图5中展示为ADDR[8:3]的六个
地址位)进行解码而与存取阵列571的所选存取线(例如，行)相关联的行解码电路567。在此实例中，解码电路573包含数个列选择组件575-0到575-7(统称为列选择组件575)。在图5中所示的实例中，列选择组件为N:1多路复用器575，其各自用以选择具有八个列577(例如，N＝8)的相应群组中的一个列以便在相应数据线585-0到585-7上输出单个数据位或以便在
相应数据线585上接收单个数据位。相应数据线585-0到585-7上的位包括图5中所示的八个
数据信号563(例如，对应于图5中展示为DATA[7:0]的八个数据位)。在此实例中，六个地址位(例如，ADDR[8:3])用来选择所存取的64行(例如，26行)中的特定一者，且三个地址位(例如，三个最低有效地址位ADDR[2:0])用来选择对应于相应多路复用器575的八个列577中的
特定一者。实施例不限于每存储器特定数目个选择组件(例如，特定数目个多路复用器575)或“N”的特定值(例如，多路复用器575可为4:1、16:1、32:1，等)。

[0073] 缓冲器阵列571可通过控制器(例如，图1A中所示的控制器150)存取，所述控制器可包含微处理器、存储器管理单元、总线转换器，等。控制器可操作阵列571和相关联电路(例如，解码电路573)以从与对数据执行拐角转变操作相关联的阵列571读取数据或将数据
写入到所述阵列。举例来说，可在读取操作和/或写入操作期间执行拐角转变的至少一部
分。作为一实例，数据信号563可包括从主机(例如，主机110)接收且写入到与对数据进行拐角转变相关联的缓冲存储器571的水平组织的数据，使得其在随后从缓冲存储器571读出且
写入到不同阵列(例如，阵列130)时将竖直地组织。或者，数据信号563可对应于在竖直地存储于不同阵列(例如，阵列130)中之前从缓冲存储器571读取的数据。

[0074] 在图5中所示的实例中，出于使用相应8位宽存储器执行拐角转变操作(例如，对经由数据线563接收的八个位的群组)的目的，列577的群组可视为相应8位宽存储器。每个8位宽存储器具有对应的8:1多路复用器575，其中三个地址位569(例如，ADDR[2:0])用来选择
八个列577中的特定一者。由此，三个地址位569可用来唯一地识别相应8位存储器中的每一者中的八个数据位位置(每行)。在本公开的数个实施例中，解码电路573包含添加到多路复用器选择电路(例如，多路复用器575-0到575-7)的可用来经由缓冲存储器571执行与拐角
转变数据相关联的地址修改的至少一部分的逻辑。如下文进一步描述，在此实例中，额外逻辑包含数个逻辑门583(例如，“XOR”门)，其可经控制以例如取决于特定8位存储器(例如，逐个8位存储器地)和数个启用位(例如，CTEN[2:0])的值来使某些地址位(例如，地址位ADDR
[2:0]的某些位)反转(例如，经由二进制反转)。

[0075] 用来从图5中所示的相应8位存储器选择列577中的特定一者的三个地址位569可识别八个(23个)数据单元(每行)在相应8位存储器中的每一者内的位置。例如，包括“000”的地址位569可提供到多路复用器575以选择相应列577中的第零列(例如，列“000”，如图6A中所示)。类似地，包括“001”的地址位569可提供到多路复用器575以选择相应列577中的第一列(例如，列“001”，如图6A中所示)，以此类推。作为一实例，列577可从左到右编号，其中“000”对应于列577的相应群组的最左列且“111”对应于列577的相应群组的最右列。最左列
577可表示最高有效位位置；然而，实施例不限于此实例(例如，最左列可表示最低有效位位置)。在数个实施例中，可与拐角转变操作相关联地修改对应于存储在阵列571中的元素的
数据单元的地址，以便改变存储数据单元的位置(例如，存储器单元)。例如，在图5中所示的实例中，与将元素写入到8位存储器中的相应一者相关联地将地址位569从“000”修改为
“111”可导致数据单元存储在耦合到第七列(例如，最右列)的单元中而非存储在耦合到第零列(例如，最左列)的单元中。

[0076] 如下文与图6和7相关联而进一步描述，可与依据8位宽存储器对具有八个数据位的群组进行拐角转变相关联而使用图5中所说明的实例。例如，给定经由缓冲器571对8位宽数据进行拐角转变(例如，8位宽水平字转变为8位宽竖直字)，可操作对应于缓冲器571的八个相应8位宽存储器以对八个8位宽字进行拐角转变。作为另一实例，给定经由缓冲器571对
64位宽数据进行拐角转变(例如，对于64位数据路径)，可操作八个相应8位宽存储器以对64位宽字的相应8位字块进行拐角转变。在数个实施例中，列选择多路复用器(例如，575)可较宽(例如，16:1、32:1、64:1，等)，使得可经由缓冲器571对大于8位字的字进行拐角转变。

[0077] 可使用逻辑门583执行经由图5中所示的实例与对数据进行拐角转变相关联的地址修改(例如，修改为地址位569)，且其可通过以下关系描述：

[0078] A'N＝A XOR(N AND e)

[0079] 其中“A'N”是对应于存储在存储器N中的字的位的经修改地址(例如，相应列577的地址)，“A”是对应于存储在存储器N中的字的位的未经修改(例如，初始)地址，“XOR”是指XOR逻辑运算，“N”表示对应于存储器中的特定一者的索引(例如，在此实例中，0到7)，“AND”是指AND逻辑运算，且“e”是指启用位。由此，经修改地址A'N取决于未经修改地址A和启用位e的值。作为一实例，对于与图5中所示的缓冲器571相关联的64位数据路径，N从0变化到7(例如，从二进制000变化到111，因为存在八个对应于相应解码多路复用器575-0到575-7的
8位存储器)。因此，64个不同的经修改地址(A'N)与对64个数据单元(例如，64位字)执行拐角转变相关联。在数个实施例中，对应地址修改(例如，二进制反转)经由耦合到相应解码多路复用器575的逻辑门583实施。以此方式，对应于数据(例如，563)的地址位569中的一或多者是否与将数据写入到缓冲器571相关联地被修改(例如，例如经由门583反转)可取决于存
取(例如，写入到)哪一特定8位存储器以及启用位561的值。

[0080] 启用位(例如，三个启用位CTEN[2:0]561)用来启用/停用对应于相应地址位ADDR[2:0]569的拐角转变操作。例如，如果启用位为“111”，则以上“N AND e”简单地返回值“N”(例如，因为“111”AND“N”＝“N”)，且执行与三个地址位569中的每一者相关联的拐角转变。
如果启用位为“011”，则将启用仅与两个最低有效地址位569相关联的拐角转变(例如，使得可执行四个位拐角转变而非八个位拐角转变)。如图5所示，启用位561提供到用来使提供到其的地址位569反转的XOR门583的输入。因此，如果设定相应启用位561(例如，逻辑“1”)，则发生经由对应门583使地址位569反转；否则，地址位569保持不反转。

[0081] 由此，提供到XOR门583的特定地址位569将响应于设定对应的相应启用位569(例如，逻辑1)而被修改(例如，反转)。在图5中，位579-0(“0”)对应于三个地址位569(ADDR[2:
0])的LSB，位579-1(“1”)对应于地址位569的倒数第二个LSB，且位579-2(“2”)对应于地址位569的MSB。如在图5中的581-0处所示，在提供到解码多路复用器575-0时，三个地址位569皆不反转。如在581-1处所示，在提供到解码多路复用器575-1时，仅位579-0反转(例如，经由XOR门583)。如在581-2处所示，在提供到解码多路复用器575-2时，仅位579-1反转(例如，经由XOR门583)。如在581-3处所示，在提供到解码多路复用器575-3时，位579-0和579-1反转(例如，经由相应XOR门583)。如在581-4处所示，在提供到解码多路复用器575-4时，仅位
579-2反转(例如，经由XOR门583)。如在581-5处所示，在提供到解码多路复用器575-5时，位
579-0和579-2反转(例如，经由相应XOR门583)。如在581-6处所示，在提供到解码多路复用器575-6时，位579-1和579-2反转(例如，经由相应XOR门583)。如在581-7处所示，在提供到解码多路复用器575-7时，位579-0、579-2和579-2中的每一者反转(例如，经由相应XOR门
583)。因此，对于相应8位存储器中的每一者，地址位569(其选择相应列577)的修改是不同的。

[0082] 作为一实例，考虑未经修改地址A＝000(例如，各自具有值“0”的地址位569)，其在不存在门583的情况下将对应于选择图5中所示的相应8位存储器中的每一者的第零列(例如，列000)。根据以上关系，存储在缓冲器571中的位a经修改地址“A'N”取决于写入到的特定存储器(N)(例如，对于对应于多路复用器575-0的8位存储器，N＝000，对于对应于多路复用器575-1的8位存储器，N＝001，...，且对于对应于多路复用器575-7的8位存储器，N＝
111)。

[0083] 举例来说，对于A＝000和N＝000，存储器N＝000中的对应位的经修改地址是000(例如，A'N＝A XOR N＝000 XOR 000，其产生000)。由此，对于A＝000，将选择列000将数据线585-0上的数据单元写入到存储器N＝000(例如，对应于存储器N＝000的地址位569保持
为000)。对于A＝000和N＝001，写入到存储器N＝001的数据单元的经修改地址是001(例如，A'N＝A XOR N＝000 XOR 001，其产生001)。由此，对于A＝000，将选择列001将数据线585-1上的数据单元写入到存储器N＝001。对于A＝000，可以类似方式确定其它8位存储器(例如，存储器N＝010到N＝111)中的经修改地址“A'N”。举例来说，对于A＝000和N＝111，写入到存储器N＝111的数据单元的经修改地址是111(例如，A'N＝A XOR N＝000 XOR 111，其产生
111)。由此，对于A＝000，将选择列111将数据线585-7上的数据单元写入到存储器N＝111。
对于以上实例，我们假定将拐角转变启用位561设定为111(例如，对于对应地址位569中的
每一者启用拐角转变)。

[0084] 作为另一实例，考虑未经修改地址A＝111(例如，各自具有值“1”的地址位569)，其在不存在门583的情况下将对应于选择图5中所示的相应8位存储器中的每一者的第七列(例如，列111)。在此实例中，对于A＝111和N＝000，写入到存储器N＝000的数据单元的经修改地址是111(例如，A'N＝A XOR N＝111 XOR 000，其产生111)。由此，对于A＝111，将选择列111来将数据线585-0上的数据单元写入到存储器N＝000(例如，对应于存储器N＝000的
地址位569保持为111)。对于A＝111和N＝001，写入到N＝001的数据单元的经修改地址是
001(例如，A'N＝A XOR N＝111 XOR 001，其产生110)。由此，对于A＝111，将选择列110来将数据线585-1上的数据单元写入到存储器N＝001。对于A＝111，可以类似方式确定其它8位
存储器(例如，存储器N＝010到N＝111)中的对应位的经修改地址“A'N”。举例来说，对于A＝
111和N＝111，写入到存储器N＝111的数据单元的经修改地址是000(例如，A'N＝A XOR N＝
111 XOR 111，其产生000)。由此，对于A＝111，将选择列000来将数据线585-7上的数据单元写入到存储器N＝111。对于以上实例，我们假定将拐角转变启用位561设定为111(例如，对于对应地址位569中的每一者启用拐角转变)。应注意，地址位569对应于写入到缓冲器571
的字。例如，A＝000对应于第零字(例如，字“0”)，A＝001对应于第一字(例如，字“1”)，...，A＝111对应于第七字(例如，字“7”)。而且，应注意，与解码电路573相关联的地址反转导致八个字中的每一者的“第n”位存储在N个存储器的相应“第n”列中(例如，N个存储器中的每一者中的列000存储来自八个字中的一者的相应位“0”，N个存储器中的每一者中的列001存储来自八个字中的一者的相应位“1”，...，N个存储器中的每一者中的列111存储来自八个字中的一者的相应位“7”。如本文所描述，可根据位调换的数目来确定N(例如，在此实例中为
8)个存储器中可确定与拐角转变操作相关联地存储位的特定一个存储器，位调换的数目可
取决于特定字(例如，写入地址)和字内的位编号。

[0085] 虽然图5中未展示，但解码电路573可包含用以对数据执行拐角转变操作的一部分的额外逻辑。举例来说，解码电路可包含例如图4中描述的482和484等多个多路复用器，其可用来执行如上文所描述的位调换。举例来说，数据线585-0到585-7可耦合到多路复用器
网路，所述多路复用器网路可修改存在于相应数据线585-0到585-7上的数据563所提供到
的特定列选择多路复用器575-0到575-7。如上文与图3和4相关联地描述，位调换可与将数
据写入到缓冲存储器571相关联且与从缓冲存储器571读取数据相关联地发生。可基于地址
569和位编号(例如，位“0”到位“7”)确定与数据563相关联的特定调换。举例来说，可通过关系N＝A XOR n来描述数据563的特定位写入到的特定存储器N，其中“A”是写入地址，且“n”是位编号。作为一实例，对于地址A＝010(例如，第二字563的写入地址)和n＝111(例如，字
563的位“7”)，字010的位“7”将与经由缓冲器571对数据进行拐角转变相关联地写入到存储器N＝101(例如，因为010 XOR 111是101)。因此，与A＝010相关联的位调换导致字010的位“7”写入到存储器101，且由于对应地址修改逻辑581-7，字010的位“7”写入到存储器101的列111(例如，因为010 XOR 101＝111)。

[0086] 图6A说明根据本公开的数个实施例的存储在与执行拐角转变操作相关联的阵列中的数个数据元素。图6A中所说明的实例对应于依据8位宽存储器对具有八个数据位的群
组进行拐角转变，例如与以上图5相关联地描述。图6A包含与对数据进行拐角转变相关联而使用的缓冲存储器671。缓冲存储器671可表示图5中所示的缓冲存储器571的一部分。例如，缓冲存储器包含八个8位宽存储器666-0(存储器000)、666-1(存储器001)、666-2(存储器
010)、666-3(存储器011)、666-4(存储器100)、666-5(存储器101)、666-6(存储器110)和
666-7(存储器111)。缓冲存储器671可耦合到例如图5中所示的解码电路573等解码电路(例
如，使得每个存储器666-0到666-7耦合到相应解码多路复用器，例如575-0到575-7)。在图
6A中所示的实例中，仅展示缓冲器671的存储器单元的单行672；然而，实施例可包含多于一个行。而且，在此实例中，缓冲器671包含单元的64个列，其中八个列668-0、668-1、668-2、
668-3、668-4、668-5、668-6和668-7对应于分别编号为“000”到“111”的存储器666-0到666-
7中的每一者。

[0087] 作为一实例，给定经由缓冲器671对8位宽数据进行拐角转变(例如，8位宽水平字转变为8位宽竖直字)，可操作八个相应8位宽存储器666-0到666-7以对八个8位宽字进行拐
角转变。作为另一实例，给定经由缓冲器671对64位宽数据进行拐角转变(例如，对于64位数据路径)，可操作八个相应8位宽存储器666-0到666-7以对64位宽字的相应8位字块进行拐
角转变。

[0088] 如上文与图5相关联而描述，可取决于数据写入到哪一特定存储器(例如，666-0到666-7)来修改对应于与拐角转变操作相关联地写入到缓冲器(例如，571/671)的特定位的
地址。举例来说，可经由关系A'N＝A XOR(N AND e)确定对应于存储在存储器N中的位的经
修改地址(A'N)，其中A是对应于存储在存储器N中的位的未经修改(例如，初始)地址，且“e”表示启用位(例如，图5中所示的CTEN[2:0]561)。

[0089] 图6A说明使用例如图5中所示的电路573等经修改解码电路与拐角转变操作相关联地写入到相应存储器666-0到666-7的八个具有八个位的群组。八个位编号为“0”到“7”，其中位“0”对应于LSB且位“7”对应于写入到相应存储器666-0到666-7的八个位的MSB。然而，实施例不限于特定位排序。如图5中所描述，三个地址位(例如，图5中所示的561)可用来
3
识别相应存储器666-0到666-7中的每一者中的位“0”到“7”的八个(例如，2)位置(例如，列
668-0到668-7)。图6A中使用的识别符类似于图3A到3C中使用的那些识别符，其中第一数字指示数据元素(例如，字)中的特定一者且第二数字指示特定数据元素内的数据单元(例如，位)中的特定一者。举例来说，K:L将指示“第K”数据元素的“第L”位。在此实例中，每个8位宽存储器666-0到666-7存储来自进行拐角转变的相应8位字中的每一者的一个位。

[0090] 出于说明与拐角转变操作相关联地将数据写入到缓冲器671的目的，写入到相应存储器存储器000到存储器111的八个位(例如，位“0”到“7)可称为“字0”到“字7”。由此，识别符0:1表示字0的位1，1:0表示字1的位0，7:6表示字7的位6，2:5表示字2的位5，等。如上文与图3和4相关联而描述，计数器可用来递增提供到解码电路(例如，573)的地址(例如，与将数据写入到缓冲器671相关联的写入地址)，以便作为拐角转变操作的部分将对应数据写入
到缓冲器671中的适当位置。例如，与将数据写入到缓冲器671相关联，计数器的输出可对应于写入地址位(例如，图5中所示的569)。在将字“0”到“7”写入到相应存储器666-0到666-7之前，计数器可重设为“000”且可一直递增到地址“111”，使得八个相应字的八个位写入到缓冲器671，如图6A中所示。

[0091] 按照上文所描述的Batcher拐角转变实例且如图6A中所示，相应字(例如，字“0”到字“7”)的位“n”写入到缓冲器671中的对应列“n”。举例来说，字“0”到字“7”中的每一者的位“0”写入到存储器666-0到666-7中的一者中的列668-0(例如，列000)，字“0”到字“7”中的每一者的位“1”写入到存储器666-0到666-7中的一者中的列668-1(例如，列001)，等。如上文所描述(例如，基于按照列选择575的地址位569的反转)确定存储相应位“n”的相应存储器666内的特定所选列668到0到668-7(例如，000到111)。例如，可使用耦合到例如上文在图5中所描述的列解码多路复用器(例如，575)的XOR门583实施与选择特定列668-0到668-7相
关联的地址修改(例如，二进制反转)。

[0092] 如上文所指出，可基于写入地址和位编号(例如，经由位调换)确定存储相应位“0”到“7”的特定存储器666-0到666-7。例如，如上文所描述，写入地址(例如，569)可提供到多路复用器网路(例如，482/484)，所述多路复用器网路可导致取决于相应字内的特定位编号的数个位调换。

[0093] 由此，图6A说明在经历根据经由图5中所示的解码电路573实施的Batcher拐角转变的地址修改(例如，地址反转)之后且在经历位调换之后的缓冲存储器671中的字“0”到
“7”的位置，所述位调换可经由图5中未展示的额外电路(例如，例如图4中所示的多路复用器482/484)实施。

[0094] 图6B是说明根据本公开的数个实施例的与执行拐角转变操作相关联的从阵列671读出的图6A中所示的数个数据元素(例如，字“0”到字“7”)的表601。从阵列671读出数据可包含禁用图5中所示的拐角转变启用位561，使得地址(例如，读取地址569)在读取期间不经由门583修改。由此，读取地址569“000”将导致选择对应于图5中所示的每个相应列选择多路复用器575的列“000”，读取地址“001”将导致选择对应于每个相应列选择多路复用器575的列“001”，等等。回想一下，按照Batcher拐角转变(例如，如图4中所示)，在数据写入到缓冲器或数据从缓冲器读取时，地址经修改(例如，反转)，但无需与两者相关联而经修改。

[0095] 表601指示与八个连续读取地址669(例如，000到111)相关联地从缓冲存储器671读取的构成位。读取地址669可对应于图5中所示的地址位569。表601还指示对于相应连续
读取地址669中的每一者，字“0”到字“7”的哪些相应构成位存在于数据线685-0到685-7的群组上。数据线685-0到685-7对应于图5中所示的相应数据线585-0到585-7。

[0096] 如表601中所示，与读取地址“000”相关联地从缓冲器671读出数据(其中启用位561为“000”，使得停用地址反转)在相应数据线685-0到685-7上产生位0:0、1:0、2:0、3:0、
4:0、5:0、6:0、7:0，读取地址“001”在相应数据线685-0到685-7上产生位1:1、0:1、3:1、2:1、
5:1、4:1、7:1、6:1，读取地址“010”在相应数据线685-0到685-7上产生位2:2、3:2、0:2、1:2、
6:2、7:2、4:2、5:2，读取地址“011”在相应数据线685-0到685-7上产生位3:3、2:3、1:3、0:3、
7:3、6:3、5:3、4:3，读取地址“100”在相应数据线685-0到685-7上产生位4:4、5:4、6:4、7:4、
0:4、1:4、2:4、3:4，读取地址“101”在相应数据线685-0到685-7上产生位5:5、4:5、7:5、6:5、
1:5、0:5、3:5、2:5，读取地址“110”在相应数据线685-0到685-7上产生位6:6、7:6、4:6、5:6、
2:6、3:6、0:6、1:6，且读取地址“111”在相应数据线685-0到685-7上产生位7:7、6:7、5:7、4:
7、3:7、2:7、1:7、0:7。如上文所指出且如表601中所示，有必要在从存储器671(例如，经由数个位调换)读取之后即刻对数据线685-0到685-1上的数据位进行重排序以便完成对字“0”
到“7”的拐角转变操作。由此，从阵列671读出数据还可包含执行数个位调换(例如，除了例如图5中展示的多路复用器575的列选择多路复用器之外，还经由多路复用器电路)，使得在写入到例如图7中所示的存储器730的目的地存储器的地址空间时，相应位“0”到“7”布置成适当次序。图7中所示的实例说明在根据拐角转变操作对从存储器671读取的如表601中所
示的数据执行位调换之后存储在阵列730中的字“0”到“7”。

[0097] 图7说明根据本公开的数个实施例的存储在与执行拐角转变操作相关联的阵列730中的数个数据元素。图7中所示的实例说明与拐角转变操作相关联地在从图6A中所示的
缓冲存储器671读取且接着写入到不同存储器阵列730(例如，例如图1A中所示的阵列130的
阵列，其可为DRAM阵列、NAND阵列，等)之后的八个字字“0”到字“7”。因此，如图7中所示，字“0”到“7”在阵列730中竖直地组织，使得相应构成位“0”到“7”依序组织在同一列的连续地址位置中。

[0098] 在图7中所示的实例中，在拐角转变之后，字“0”的构成位(例如，位“0”到“7”)存储在分别耦合到列769-0和存取线(例如，行)774-0到774-7的单元中。字“1”的构成位存储在分别耦合到列769-1和存取线774-0到774-7的单元中。字“2”的构成位存储在分别耦合到列769-2和存取线774-0到774-7的单元中。字“3”的构成位存储在分别耦合到列769-3和存取线774-0到774-7的单元中。字“4”的构成位存储在分别耦合到列769-4和存取线774-0到
774-7的单元中。字“5”的构成位存储在分别耦合到列769-5和存取线774-0到774-7的单元中。字“6”的构成位存储在分别耦合到列769-6和存取线774 0到774-7的单元中，且字“7”的构成位存储在分别耦合到列769-7和存取线774-0到774-7的单元中。

[0099] 在拐角转变之后存储在存储器730中的数据的组织不限于图7中所说明的实例。举例来说，可执行进一步操作以将字“0”到“7”中的每一者放置在同一列中(例如，与对64位字执行拐角转变相关联)。

[0100] 此外，本公开的实施例不限于本文中所描述的实例。例如，可调整拐角转变缓冲器的大小以提供大于64位的数据路径。作为一实例，可组合例如缓冲存储器571的多个缓冲存储器和对应解码电路573。而且，实施例不限于数据元素的特定大小。例如，能够进行拐角转变的数据元素的宽度可取决于列选择多路复用器(例如，575)的宽度以及其它因素。

[0101] 虽然已在本文中说明并描述了具体实施例，但所属领域的一般技术人员应理解，经计算以实现相同结果的布置可取代所展示具体实施例。本公开意欲涵盖本公开的一或多
个实施例的调适或变化。应理解，已以说明性方式而非限制性方式进行以上描述。对于所属领域的技术人员而言，在审阅上述描述之后，上述实施例的组合以及本文中未具体描述的
其它实施例将是显而易见的。本公开的一或多个实施例的范围包含使用以上结构和方法的
其它应用。因此，应参考所附权利要求书连同此类权利要求有权享有的等效物的全部范围
确定本公开的一或多个实施例的范围。

[0102] 在前述具体实施方式中，出于简化本公开的目的而将一些特征一并归到单个实施例中。此公开方法不应被理解为反映本公开的所公开实施例必须比在每项权利要求中明确
叙述者使用更多特征的意图。实际上，如所附权利要求书所反映，本发明主题在于单个所公开实施例的不到全部的特征。因此，以下权利要求特此并入于具体实施方式中，其中每项权利要求就其自身而言作为单独实施例。

标题	发布/更新时间	阅读量
修改图表-专利编号CN101460943B	2020-05-11	838
修改命令-专利编号CN102317928B	2020-05-11	801
修改命令-专利编号CN102317928A	2020-05-13	252
路线修改-专利编号CN102084219A	2020-05-11	146
修改素材-专利编号CN1358029A	2020-05-11	710
修改带-专利编号CN1239041A	2020-05-12	150
修改图表-专利编号CN101460943A	2020-05-13	172
修改带-专利编号CN1106295C	2020-05-13	699
修改液笔-专利编号CN1195322A	2020-05-12	258
路线修改-专利编号CN102084219B	2020-05-12	851

用于拐角转变的经修改解码

用于拐角转变的经修改解码

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