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借助细粒度的预充电管理来提高存储器吞吐量

阅读：539发布：2021-03-01

IPRDB可以提供借助细粒度的预充电管理来提高存储器吞吐量专利检索，专利查询，专利分析的服务。并且描述了用于提高存储器设备吞吐量的方法和装置。在一个实施例中，借助细粒度的预充电管理来提高存储器吞吐量。在一个实施例中，可以使用三个独立的预充电定时，例如，最优化的每个存储器存储体、每个存储器存储体组和/或每个存储器设备。还公开并声明了其它实施例。，下面是借助细粒度的预充电管理来提高存储器吞吐量专利的具体信息内容。

权利要求

1.一种装置，包括：

存储器设备；和

存储器控制器，其用于：

向所述存储器设备的第一部分发出第一预充电命令；以及在第一行预充电时间延迟之后，向所述存储器设备的所述第一部分发出激活命令。

2.如权利要求1所述的装置，其中，所述存储器控制器用于：向所述存储器设备的第二部分发出第二预充电命令；以及在不同于所述第一时间延迟的第二行预充电时间延迟之后，向所述存储器设备的所述第二部分发出激活命令。

3.如权利要求1所述的装置，其中，所述存储器设备包括动态随机存取存储器(DRAM)。

4.如权利要求1所述的装置，其中，所述存储器控制器用于在所述第一时间延迟期满之前向所述存储器设备的第二部分发出激活命令。

5.如权利要求1所述的装置，其中：

所述存储器包括动态随机存取存储器(DRAM)；

所述存储器控制器用于向所述存储器设备的第二部分发出第二预充电命令；以及所述存储器设备的所述第一部分和所述第二部分中的每一个均包括所述DRAM的一个或多个存储体。

6.如权利要求1所述的装置，其中：

所述存储器控制器用于向所述存储器设备的第二部分发出第二预充电命令；

所述存储器设备的所述第一部分包括第一类型的一个或多个存储器单元；以及所述存储器设备的所述第二部分包括与所述第一类型不同的第二类型的一个或多个存储器单元。

7.如权利要求1所述的装置，其中：

所述存储器控制器用于向所述存储器设备的第二部分发出第二预充电命令；

所述存储器设备的所述第一部分包括具有第一状态的一个或多个存储器单元；以及所述存储器设备的所述第二部分包括具有与所述第一状态不同的第二状态的一个或多个存储器单元。

8.如权利要求1所述的装置，其中，所述存储器设备的所述第一部分包括一个或多个存储器单元的第一集合和一个或多个存储器单元的第二集合，其中，所述存储器控制器用于响应于对向所述第一部分发出单个预充电命令会引起功耗超过阈值的确定，来向所述一个或多个存储器单元的第一集合和所述一个或多个存储器单元的第二集合中的每一个发出独立的预充电命令。

9.如权利要求1所述的装置，还包括一个或多个处理器内核，用于访问所述存储器设备。

10.如权利要求9所述的装置，其中，所述一个或多个处理器内核的至少之一和所述存储器控制器处于同一管芯上。

11.一种方法，包括：

向存储器设备的第一部分发出第一预充电命令，其中，所述存储器设备包括多个存储器单元，并且所述存储器设备的所述第一部分包括的存储器单元少于所有所述多个存储器单元；以及在第一行预充电时间延迟之后向所述存储器设备的所述第一部分发出激活命令。

12.如权利要求11所述的方法，还包括：在所述第一行预充电时间延迟期满之前向所述存储器设备的第二部分发出激活命令。

13.如权利要求11所述的方法，还包括：

向所述存储器设备的第二部分发出第二预充电命令；以及在不同于所述第一时间延迟的第二行预充电时间延迟之后，向所述存储器设备的所述第二部分发出激活命令。

14.如权利要求11所述的方法，还包括：

向所述存储器设备的第二部分发出第二预充电命令，其中，所述存储器设备的所述第一部分包括第一类型的一个或多个存储器单元，并且所述存储器设备的所述第二部分包括与所述第一类型不同的第二类型的一个或多个存储器单元。

15.如权利要求11所述的方法，还包括：

向所述存储器设备的第二部分发出第二预充电命令，其中，所述存储器设备的所述第一部分包括具有第一状态的一个或多个存储器单元，并且所述存储器设备的所述第二部分包括具有与所述第一状态不同的第二状态的一个或多个存储器单元。

16.如权利要求11所述的方法，还包括：

确定向所述存储器设备的所述第一部分发出单个预充电命令是否会引起功耗超过阈值，其中，所述存储器设备的所述第一部分包括一个或多个存储器单元的第一集合和一个或多个存储器单元的第二集合；以及响应于对向所述存储器设备的所述第一部分发出单个预充电命令会引起功耗超过阈值的确定，向所述一个或多个存储器单元的第一集合和所述一个或多个存储器单元的第二集合中的每一个发出独立的预充电命令。

17.如权利要求11所述的方法，还包括：响应于读访问或写访问所述存储器设备的请求，产生所述第一预充电命令。

18.一种系统，包括：

存储器设备，其具有多个存储器单元；

处理器，其用于访问所述存储器设备；和

存储器控制器，其用于：

向所述存储器设备的第一部分发出第一预充电命令；以及在第一行预充电时间延迟之后向所述存储器设备的所述第一部分发出激活命令。

19.如权利要求18所述的系统，其中，所述存储器控制器用于在所述第一时间延迟期满之前向所述存储器设备的第二部分发出激活命令。

20.如权利要求18所述的系统，其中，所述存储器控制器用于：向所述存储器设备的第二部分发出第二预充电命令；以及在不同于所述第一时间延迟的第二行预充电时间延迟之后，向所述存储器设备的所述第二部分发出激活命令。

说明书全文

借助细粒度的预充电管理来提高存储器吞吐量

技术领域

[0001] 本公开总体上涉及电子领域。更具体地，本发明的实施例涉及借助细粒度的预充电管理来提高存储器吞吐量。

背景技术

[0002] 计算系统通常依靠存储器设备来存储信息。这种存储器设备可以分为两种通常的类型。第一，易失性存储器设备，其需要电源来保持所存储的信息的正确性。第二，非易失性存储器设备，其即使在切断电源后也能保持所存储的信息。

[0003] 一种常用类型的易失性存储器设备是动态随机存取存储器(DRAM)。DRAM设备与机械存储设备(例如，硬盘)相比通常提供明显改善的性能，同时提供比静态随机存取存储器(SRAM)设备更低的成本。

[0004] DRAM通常在集成电路内分立的电容中存储数据的每个比特。由于电容会泄露电荷，所以信息最终将消失，除非定期地刷新电容电荷。由于这种刷新需求和其它设计考虑，DRAM设计者将各种定时约束施加给DRAM中的操作，以保持正确性。一个这样的约束是预充电要求。具体地说，当请求访问DRAM中的不同的行(也称为位线(BL))时，必须通过发出“预充电”命令来首先停用当前行。预充电命令将使得读出放大器切断，并使得位线预充电，以匹配在高逻辑电平和低逻辑电平之间的中间的电压。在一定的行预充电时间段延迟(也称为tRP)之后，可以发出“激活”命令，以激活待访问的下一行。

[0005] 然而，当前的DRAM使得不能在发出预充电命令之后并发地访问DRAM中的不同的存储体。具体地说，单个定时值用于覆盖整个DRAM设备的预充电操作。而且，仅在来自任何预充电命令的延迟tRP之后，才能发出DRAM设备中用于开启存储器的一行的“激活”命令。

附图说明

[0006] 参照附图提供了详细的描述。在图中，附图标记最左边的数字标识该附图标记第一次在其中出现的图。不同图中相同附图标记的使用指示相似的或相同的项目。

[0007] 图1、5和6示出了计算系统的实施例的框图，该计算系统可以用于实现本文所讨论的各个实施例。

[0008] 图2示出了可以用于实现各个实施例的DRAM的框图。

[0009] 图3示出了根据一些实施例的DRAM访问波形。

[0010] 图4示出了根据本发明实施例的方法的流程图。

具体实施方式

[0011] 在以下描述中阐述了大量的具体细节，以提供对各个实施例的透彻理解。然而，可以在没有这些具体细节的情况下实现一些实施例。在其它情况下，没有详细描述公知的方法、过程、部件和电路，以避免模糊特定的实施例。

[0012] 在一些实施例中，借助细粒度的预充电管理来提高存储器吞吐量。在一个实施例中，可以使用三个独立的预充电定时，例如，最优化的每个存储器存储体、每个存储器存储体组和/或每个存储器设备。也可以使用其它等级的粒度(例如，每个存储体存储器单元类型、每个存储体状态等)。一些实施例可以用在存储器设备中，例如，参照图1-6所讨论的存储器设备。

[0013] 更具体地，图1示出了根据本发明实施例的计算系统100的框图。系统100可以包括一个或多个处理器102-1到102-N(在本文中通常称为“多个处理器102”或“处理器102”)。处理器102可以通过互连或总线104进行通信。每个处理器均可包括各种部件，为了清楚起见，仅参照处理器102-1讨论了其中的一些部件。因此，剩余处理器102-2到
102-N中的每一个可以包括与参照处理器102-1讨论的部件相同或相似的部件。

[0014] 在一个实施例中，处理器102-1可以包括一个或多个处理器内核106-1到106-M(本文中称为“多个内核106”，或者更一般地称为“内核106”)、高速缓存108(在各个实施例中，其可以是共享高速缓存或专用高速缓存)和/或路由器110。处理器内核106可以在单个集成电路(IC)芯片上实现。此外，该芯片可以包括一个或多个共享和/或专用高速缓存(例如，高速缓存108)、总线或互连(例如，总线或互连112)、存储器控制器(例如，参照图5和6所讨论的那些)或者其它部件。

[0015] 在一个实施例中，路由器110可以用于在处理器102-1和/或系统100的各个部件之间进行通信。此外，处理器102-1可以包括不止一个路由器110。此外，大量路由器(110)可以进行通信，以实现处理器102-1内部或外部的各个部件之间的数据路由。

[0016] 高速缓存108可以存储由处理器102-1的一个或多个部件(例如内核106)使用的数据(例如，包括指令)。例如，高速缓存108可以对存储在存储器114中的数据本地地进行高速缓存，以便处理器102的部件更快地访问。如图1中所示，存储器114可以通过互连104与处理器102进行通信。在一个实施例中，高速缓存108(可以是共享的)可以具有各个层级，例如，高速缓存108可以是中级高速缓存和/或末级高速缓存(LLC)。而且，每个内核106可以包括1级(L1)高速缓存(116-1)(本文中通常称为“L1高速缓存116”)。处理器102-1的各个部件可以直接地、通过总线(例如，总线112)和/或存储器控制器或存储器中心与高速缓存108进行通信。

[0017] 如图1所示，存储器114可以通过存储器控制器120耦接到系统100的其它部件。尽管将存储器控制器120示出为耦接在互连102与存储器114之间，但是存储器控制器120可以位于系统100中的其他地方。例如，在一些实施例中，可以在一个处理器102内部提供存储器控制器120。而且，在一些实施例中，系统100可以包括逻辑(例如，预充电拆分逻辑
125或其它逻辑，例如内核106)，以便例如基于功率管理的考虑(如本文中参照图4所进一步讨论的)来确定是否将预充电命令拆分成多个预充电命令。

[0018] 图2示出了DRAM 200的框图，DRAM 200可以用于实现各个实施例。在一个实施例中，图1的存储器114可以包括DRAM 200。DRAM 200可以包括多个存储器存储体(例如，示出了16个存储体)。在一些实施例中，存储器存储体可以具有不同类型的存储器单元(例如，其中一种类型可能比其它类型快，或者与其它存储器单元类型相比可能消耗更多或更少的电能)。此外，各种类型的DRAM可以用于图2所示的存储器存储体，包括例如图形DRAM、快速DRAM、低功率DRAM等。而且，每个存储体可以具有不同的状态，例如激活的或未激活的(例如，处于睡眠模式，以在不使用时节约电能)。

[0019] 如图2所示，可以将存储器存储体组合成存储体组(例如，示出4个存储体组)。在图2所示的实施例中，每个存储体组由4个存储体(例如，存储体0-3、4-7、8-11和12-15)组成。在DRAM的核心中存在单个共享的读写总线202，其路由到所有的存储体组。总线202可以传输数据和命令(例如，本文中参照图1和图3-6所讨论的传输到DRAM 200的各个存储体的预充电命令)。如图2所示，每个存储器存储体可以包括数据路径(例如，用于读/写数据)、行锁存和解码逻辑(例如，用于缓冲和解码与诸如所示出的字线(WL)A的行对应的与行相关的命令)、读出放大器(例如，每个均包括位于位线之间的一对交叉连接的反相器，用于平衡所存储的电荷)和列解码逻辑(例如，用于解码与列相关的命令)。

[0020] 图3示出了根据一些实施例的DRAM访问波形300。特别地，图3示出了针对外部总线(例如，图2的总线202)上的命令何时启用和禁用WL和读出放大器(SA)。在这种情况下，从BL0读取“1”。BL0#可以用作SA的基准输入。作为预充电命令303(以及写回到DRAM设备的核心的内容)的结果，禁用SA。本文将参照图4讨论关于预充电命令303的进一步细节。位线被恢复到1/2Vcc电平。存储器控制器必须等待tRP(其代表行预充电时间段延迟)。tRP通常指在可以发出“激活”命令以激活待访问的下一行之前所需的定时延迟(例如，在一些情况下以时钟周期的数量表示)。另外，在图3中，tRCD是指在定义给定的存储块的行和列与对该位置的实际读或写操作之间所需要经过的时间(或时钟周期的数量)。

[0021] 图4示出了根据本发明实施例的向存储器设备的一部分发出预充电命令的方法400的实施例的流程图。在一个实施例中，参照图1-3和5-6讨论的各个部件可以用于执行参照图4所讨论的一个或多个操作。例如，方法400可以用于向存储器设备(例如，图2的DRAM或图1的存储器114)发出一个或多个预充电命令。

[0022] 参见图1-4，在操作402，可以确定(例如，由诸如本文中所讨论的那些存储器控制器)是否接收到存储器访问请求(例如，从图1、5或6的一个部件，诸如处理器(例如，102、502或602)，或者网络/通信设备530或646)。

[0023] 在可选的操作404，可以确定发出什么类型或多少预充电命令来服务所接收到的存储器访问请求。例如，在一个实施例中，逻辑(例如，预充电拆分逻辑125或诸如内核106的其它逻辑)可以确定是否要发出不止一个预充电命令来服务所接收到的存储器访问请求。例如，操作404可以基于电源管理的考虑(例如，在给定的电源下可以同时预充电多少存储器存储体)来确定预充电命令的数量。在一个实施例中，当在移动计算设备中采用电池组来给系统供电时(并且在一个实施例中根据电池组的电荷水平)，操作404可以产生不止一个预充电命令，它们可以在时间上交错，以确保不会超过功耗水平的阈值。

[0024] 在一些实施例中，可以使用三个独立的预充电定时来提高DRAM设备的吞吐量：

[0025] (1)针对给定存储体的预充电定时被定义为tRP，并且相应的预充电命令被定义为P。因此，P命令预充电指定的存储体。

[0026] (2)针对给定的存储体组的预充电定时被定义为tRP_g，并且相应的预充电命令被定义为Pg。因此，Pg命令预充电特定的存储体组。

[0027] (3)用于预充电所有存储体的预充电定时被定义为tRP_a，并且相应的预充电命令被定义为Pa。

[0028] 在一些实施例中，期望tRP_g定时参数的定时值比tRP大。类似地，期望tRP_a比tRP_g大。特定实现中的DRAM可以错开预充电操作，以减小瞬时的电流流出(或功耗)。而且，一些实现可能限制同时向所有的存储体发出预充电，从而导致tRP_a值较大。

[0029] 此外，如果向特定的存储体发出了P命令，那么可以向包括同一存储体组中的存储体的DRAM中的任何其它存储体发出激活，而不用等待tRP时段期满。假定页面已经打开，那么也可以在tRP时段期间发出读或写命令。此外，如果向特定的存储体组发出了Pg命令，那么可以向不同存储体组中的任何存储体发出激活，而不用等待tRP_g时段期满。在一些实施例中，通过提供三个不同的预充电选项，存储器控制器在管理DRAM资源方面具有更大的灵活性。如果在存储器设备中实现了每存储体组地刷新，那么这也允许以更灵活的方式来管理刷新，例如因为对存储器设备的一部分的刷新操作可以与对其它部分的预充电同时执行。此外，刷新操作可以包括“激活”和“预充电”命令或操作的发出。如果最优化了预充电定时，那么每存储体(或存储体组)实现的刷新在定时和并发上可以具有类似的改进。

[0030] 参见图1-4，在操作406，可以向存储器设备的第一部分(例如，图2的DRAM 200的一个或多个存储体)发出第一预充电命令(例如，由诸如本文讨论的那些存储器控制器发出)。在可选的操作408，可以向存储器设备的第二部分(例如，图2的DRAM 200的一个或多个剩余的存储体)发出第二预充电命令(例如，由诸如本文讨论的那些存储器控制器发出)。

[0031] 在操作410，例如在第一行预充电时间延迟之后，可以向存储器设备的第一部分发出激活命令(例如，由诸如本文讨论的那些存储器控制器发出)。在一个实施例中，操作410也可以在第二行预充电时间延迟之后向存储器设备的第二部分发出激活命令，其中，第二行预充电时间延迟不同于第一时间延迟，例如上文针对不同类型的预充电定时所讨论的。

[0032] 图5示出了根据本发明实施例的计算系统500的框图。计算系统500可以包括通过互连网络(或总线)504通信的一个或多个中央处理单元(CPU)502或处理器。处理器502可以包括通用处理器、网络处理器(其处理通过计算机网络503传输的数据)或其它类型的处理器(包括精简指令集计算机(RISC)处理器或复杂指令集计算机(CISC))。此外，处理器502可以具有单内核或多内核设计。具有多内核设计的处理器502可以在同一集成电路(IC)管芯上集成不同类型的处理器内核。而且，具有多内核设计的处理器502可以被实现为对称的或非对称的多处理器。

[0033] 在一个实施例中，一个或多个处理器502可以与图1的处理器102相同或类似。例如，一个或多个处理器502可以包括一个或多个内核106和/或高速缓存108。而且，参照图1-5所讨论的操作可以由系统500的一个或多个部件执行。

[0034] 芯片组506也可以与互连网络504进行通信。芯片组506可以包括图形和存储器控制中心(GMCH)508。GMCH 508可以包括与存储器114进行通信的存储器控制器510(在一个实施例中其可以与图1的存储器控制器120相同或相似)。存储器114可以存储数据，其包括由CPU 502或计算系统500中包括的任何其它设备所执行的指令序列。在本发明的一个实施例中，存储器114可以包括一个或多个易失性存储(或存储器)设备，例如，随机存取存储器(RAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、静态RAM(SRAM)或其它类型的存储设备。也可以采用非易失性存储器，例如，硬盘。另外的设备可以借助互连网络504进行通信，例如，多个CPU和/或多个系统存储器。

[0035] GMCH 508还可以包括与图形加速器516通信的图形接口514。在本发明的一个实施例中，图形接口514可以借助加速图形端口(AGP)与图形加速器516进行通信。在本发明的实施例中，显示器(例如平板显示器)可以例如通过信号转换器与图形接口514进行通信，该信号转换器将存储在存储设备(例如，视频存储器或系统存储器)中的图像的数字表示转换成由显示器解析并显示的显示信号。显示设备产生的显示信号在由显示器解析并随后显示在显示器上之前可以经过各种控制设备。

[0036] 中心接口518可以允许GMCH 508和输入/输出控制中心(ICH)520进行通信。ICH520可以向与计算系统500进行通信的I/O设备提供接口。ICH 520可以通过外围桥接器(或控制器)524(例如，外围部件互连(PCI)桥接器)、通用串行总线(USB)控制器或其它类型的外围桥接器或控制器与总线522进行通信。桥接器524可以提供在CPU 502与外围设备之间的数据路径。可以采用其它类型的拓扑。而且，多个总线可以例如通过多个桥接器或控制器与ICH 520进行通信。此外，在本发明的各个实施例中，与ICH 520通信的其它外围设备可以包括电子集成驱动器(IDE)或小型计算机系统接口(SCSI)硬驱动、USB端口、键盘、鼠标、并行端口、串行端口、软盘驱动器、数字输出支持(例如，数字视频接口(DVI))，或其它设备。

[0037] 总线522可以与音频设备526、一个或多个盘驱动器528以及网络接口设备530(其与计算机网络503通信)进行通信。其它设备可以经由总线522进行通信。而且，在本发明的一些实施例中，各个部件(例如，网络接口设备530)可以与GMCH 508进行通信。此外，可以将处理器502和GMCH508组合以形成单个芯片。此外，在本发明的其它实施例中，图像加速器516可以包括在GMCH 508内。

[0038] 此外，计算系统500可以包括易失性和/或非易失性存储器(或存储设备)。例如，非易失性存储器可以包括以下的一种或多种：只读存储器(ROM)、可编程ROM(PROM)、可擦除PROM(EPROM)、电EPROM(EEPROM)、盘驱动器(例如，528)、软盘、压缩盘ROM(CD-ROM)、数字多功能盘(DVD)、闪速存储器、磁-光盘或能存储电子数据(例如，包括指令)的其它类型的非易失性机器可读介质。

[0039] 图6示出了根据本发明实施例的按照点对点(PtP)配置安排的计算系统600。特别地，图6示出了一个系统，其中处理器、存储器和输入/输出设备由多个点对点接口互连。参照图1-5讨论的操作可以由系统600的一个或多个部件执行。

[0040] 如图6所示，系统600可以包括若干个处理器，为了清楚起见，仅示出其中的两个处理器602和604。处理器602和604各自包括本地存储器控制器中心(MCH)606和608，以实现与存储器610和612的通信。存储器610和/或612可以存储各种数据，例如参照图1和/或5的存储器114所讨论的那些。而且，在一些实施例中，MCH 606和608可以包括图1的存储器控制器120和/或逻辑125。

[0041] 在实施例中，处理器602和604可以是参照图5所讨论的处理器502中的一个。处理器602和604可以分别使用PtP接口电路616和618经由点对点(PtP)接口614来交换数据。而且，处理器602和604可以各自使用点对点接口电路626、628、630和632经由各个PtP接口622和624与芯片组620交换数据。芯片组620还可以例如使用PtP接口电路637经由高性能图形接口636进一步与高性能图形电路634交换数据。

[0042] 如图6所示，图1的一个或多个内核106和/或高速缓存108可以位于处理器602和604内。然而，本发明的其它实施例可以存在于图6的系统600内的其它电路、逻辑单元或设备中。此外，本发明的其它实施例可以分布在图6所示的若干电路、逻辑单元或设备中。

[0043] 芯片组620可以使用PtP接口电路641与总线640进行通信。总线640可以具有与其通信的一个或多个设备，例如，总线桥接器642和I/O设备643。经由总线644，总线桥接器643可以与其它设备进行通信，该其它设备例如键盘/鼠标645、通信设备646(例如，调制解调器、网络接口设备或可以与计算机网络503进行通信的其它通信设备)、音频I/O设备和/或数据存储设备648。数据存储设备648可以存储可由处理器602和/或604执行的代码649。

[0044] 在本发明的各个实施例中，本文例如参照图1-6所讨论的操作可以被实现为硬件(例如，电路)、软件、固件、微代码或其组合，它们可以作为计算机程序产品(例如，包括上面存储有用于编程计算机以执行本文讨论的过程的指令(或软件程序)的机器可读或计算机可读介质)而被提供。而且，术语“逻辑”可以包括例如软件、硬件或软件与硬件的组合。机器可读介质可以包括诸如参照图1-6所讨论的那些存储设备。

[0045] 此外，这种计算机可读介质可以作为计算机程序产品而被下载，其中，可以通过数据信号的方式(例如通过载波或其它传播介质)经由通信链路(例如，总线、调制解调器或网络连接)从远程计算机(例如，服务器)将程序转移到请求计算机(例如，客户端)。

[0046] 在说明书中提及的“一个实施例”或“实施例”意味着结合该实施例描述的特定特征、结构或特性可以包括在至少一个实现中。在说明书中各个位置出现的短语“在一个实施例中”可以是或不是总指代同一实施例。

[0047] 而且，在说明书和权利要求书中，可以使用术语“耦接”和“连接”以及它们的派生词。在本发明的一些实施例中，“连接”可以用于指示两个或更多个元件彼此直接物理接触或电接触。“耦接”可以意味着两个或更多个元件直接物理接触或电接触。然而，“耦接”也可以意味着两个或更多个元件彼此不直接接触，但是仍可以彼此协作或交互。

[0048] 因此，尽管已经以特定于结构特征和/或方法动作的语言描述了本发明的实施例，但是应该理解，所要求的主题可以不限于所述的具体特征或动作。相反，是作为实现所要求的主题的示例形式来公开该具体特征和动作。

标题	发布/更新时间	阅读量
翻译声明性模型-专利编号CN101836201A	2020-05-11	880
声明性工作流设计器-专利编号CN101689178A	2020-05-12	487
信任关系的声明变换-专利编号CN101438274B	2020-05-12	705
声明性视图对象-专利编号CN103186661A	2020-05-12	28
声明性管理框架-专利编号CN101467144A	2020-05-11	278
声明性管理框架-专利编号CN101467144B	2020-05-11	129
声明性配置元素-专利编号CN105493033A	2020-05-11	74
绑定单元声明文件-专利编号CN103761259B	2020-05-13	163
绑定单元声明文件-专利编号CN102067081A	2020-05-13	728
绑定单元声明文件-专利编号CN103761259A	2020-05-13	347

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