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控制半导体封装中的翘曲的半导体器件和方法

阅读：1032发布：2021-01-29

IPRDB可以提供控制半导体封装中的翘曲的半导体器件和方法专利检索，专利查询，专利分析的服务。并且本发明涉及控制半导体封装中的翘曲的半导体器件和方法。一种半导体器件具有衬底。在衬底的表面之上形成绝缘层。在衬底的表面之上安装半导体管芯。在半导体管芯周围的绝缘层中形成沟道。在半导体管芯与衬底之间和沟道中沉积底部填充材料。在半导体管芯之上安装散热器，散热器被热连接到衬底。在半导体管芯之上形成热界面材料。底部填充材料被沿着半导体管芯的第一边缘且沿着与第一边缘相对的半导体管芯的第二边缘沉积在半导体管芯与衬底之间。沟道部分地延伸通过在衬底之上形成的绝缘层，绝缘层保持沟道的占位空间内的衬底之上的覆盖。，下面是控制半导体封装中的翘曲的半导体器件和方法专利的具体信息内容。

权利要求

1.一种制作半导体器件的方法，包括：提供衬底；

在衬底的表面之上形成绝缘层；

将半导体管芯设置在衬底的表面之上；

在半导体管芯周围的绝缘层中形成沟道；

将底部填充材料沉积在半导体管芯与衬底之间和沟道中；以及将散热器设置在半导体管芯之上，散热器被热连接到衬底。

2.权利要求1的方法，其中，沿着半导体管芯的第一边缘且沿着与第一边缘相对的半导体管芯的第二边缘将所述底部填充材料沉积在半导体管芯与衬底之间。

3.权利要求1的方法，其中，所述沟道延伸通过在衬底之上形成的绝缘层以使衬底暴露。

4.权利要求1的方法，其中，所述沟道部分地延伸通过在衬底之上形成的绝缘层，绝缘层保持沟道的占位空间内的衬底之上的覆盖。

5.一种制作半导体器件的方法，包括：提供衬底；

将半导体管芯设置在衬底之上；

在半导体管芯周围的衬底中形成沟道；

将底部填充材料沉积在沟道中；以及将散热器设置在半导体管芯之上。

6.权利要求5的方法，还包括将所述底部填充材料沉积在半导体管芯与衬底之间。

7.权利要求5的方法，还包括沿着半导体管芯的第一边缘且沿着与第一边缘相对的半导体管芯的第二边缘将所述底部填充材料沉积在半导体管芯与衬底之间。

8.权利要求5的方法，还包括沿着半导体管芯的第一、第二、第三和第四边缘将所述底部填充材料沉积在半导体管芯与衬底之间。

9.权利要求5的方法，其中，所述衬底包括绝缘层且所述沟道延伸通过绝缘层。

10.权利要求5的方法，其中，所述衬底包括绝缘层且所述沟道部分地延伸通过绝缘层。

11.一种半导体器件，包括：

衬底；

半导体管芯，设置在衬底之上；

沟道，在半导体管芯周围的衬底中形成；以及底部填充材料，沉积在沟道中。

12.权利要求11的半导体器件，还包括设置在半导体管芯之上的散热器，散热器被热连接到衬底。

13.权利要求11的半导体器件，其中，所述底部填充材料被沉积在半导体管芯与衬底之间。

14.权利要求11的半导体器件，其中，所述衬底包括绝缘层且所述沟道部分地延伸通过绝缘层。

15.权利要求11的半导体器件，其中，所述衬底包括绝缘层且所述沟道延伸通过绝缘层。

说明书全文

控制半导体封装中的翘曲的半导体器件和方法

技术领域

[0001] 本发明一般地涉及半导体器件，并且更具体地，涉及半导体器件和控制大型半导体封装中的翘曲的方法。

背景技术

[0002] 半导体器件常见于现代电子产品中。半导体器件在电气组件的数目和密度上不同。分立的半导体器件一般包含一种类型的电气组件，例如发光二极管（LED）、小信号晶体管、电阻器、电容器、电感器和功率金属氧化物半导体场效应晶体管（MOSFET）。典型地，集成的半导体器件包含数百个至数百万个电气组件。集成的半导体器件的示例包括微控制器、微处理器、电荷耦合器件（CCD）、太阳能电池和数字微镜器件（DMD）。

[0003] 半导体器件执行多种多样的功能，例如信号处理、高速计算、发送和接收电磁信号、控制电子器件、将太阳光变换为电以及创建电视显示的视觉投影。半导体器件见于娱乐、通信、功率转换、网络、计算机和消费品的领域中。半导体器件也见于军事应用、航空、汽车、工业控制器和办公设备中。

[0004] 半导体器件利用了半导体材料的电气属性。半导体材料的原子结构允许通过施加电场或基电流或者通过掺杂工艺来操纵其电导率。掺杂将杂质引入到半导体材料中，以操纵和控制半导体器件的电导率。

[0005] 半导体器件包含有源和无源电气结构。包括双极和场效应晶体管的有源结构控制电流的流动。通过改变掺杂水平并施加电场或基电流，晶体管促进或限制电流的流动。包括电阻器、电容器和电感器的无源结构创建执行多种电气功能所必需的电压和电流之间的关系。无源和有源结构电连接以形成电路，这些电路使半导体器件能够执行高速计算和其他有用功能。

[0006] 半导体器件一般是使用两种复杂制造工艺（即，前端制造和后端制造）来制造的，每一种制造工艺潜在地涉及数百个步骤。前端制造涉及在半导体晶片的表面上形成多个管芯。典型地，每个半导体管芯是相同的，并包含通过将有源和无源组件电连接而形成的电路。后端制造涉及从抛光的晶片单体化（singulating）个体半导体管芯并对管芯进行封装，以提供结构支撑和环境隔离。如本文所使用的术语“半导体管芯”指代单数和复数形式的词语，并且相应地，可以指代单个半导体器件和多个半导体器件。

[0007] 半导体制造的一个目标是生产更小的半导体器件。典型地，更小的器件消耗更低功率，具有更高性能，并可以被更高效地生产。此外，更小的半导体器件具有更小的占位空间（footprint），这对更小最终产品来说是期望的。可以通过前端工艺中的改进来实现更小的半导体管芯大小，从而得到具有更小、更高密度的有源和无源组件的半导体管芯。后端工艺可以通过电气互连和封装材料中的改进来得到具有更小占位空间的半导体器件封装。

[0008] 半导体制造的另一目标是生产具有充分热耗散的半导体器件。高频半导体器件一般产生更多的热量。在没有有效的热耗散的情况下，产生的热能够降低性能、降低可靠性并减少半导体器件的有用寿命。半导体器件、包括倒转型半导体管芯一般被安装并电连接至衬底，散热器或热沉被安装在管芯之上以耗散热量。已知衬底由于衬底上的热和机械应力而翘曲。在具有大型半导体管芯的封装中，衬底典型地大得多以容纳大型半导体管芯并提供跨衬底的充分热耗散和电互连。随着半导体管芯和衬底的尺寸增加，衬底由于衬底上的热和机械应力而变得越来越易于翘曲。衬底的翘曲能够引起接头缺陷或故障并降低跨衬底的电连接的可靠性。封装衬底的翘曲还降低制造产率和封装可靠性，并导致增加的成本。

发明内容

[0009] 存在成本有效地减少半导体器件衬底的翘曲的需要。相应地，在一个实施例中，本发明是一种制作半导体器件的方法，包括如下步骤：提供衬底；在衬底的表面之上形成绝缘层；在衬底的表面之上设置半导体管芯；在半导体管芯周围的绝缘层中形成沟道；在半导体管芯与衬底之间和沟道中沉积底部填充材料；以及在半导体管芯之上设置散热器，散热器被热连接到衬底。

[0010] 在另一实施例中，本发明是一种制作半导体器件的方法，包括如下步骤：提供衬底；设置在衬底之上的半导体管芯；在半导体管芯周围的衬底中形成沟道；在沟道中沉积底部填充材料以及在半导体管芯之上设置散热器。

[0011] 在另一实施例中，本发明是包括衬底和安装在衬底之上的半导体管芯的半导体器件。在半导体管芯周围的衬底中形成沟道。在沟道中沉积底部填充材料。

附图说明

[0012] 图1图示出具有被安装到其表面的不同类型的封装的印刷电路板（PCB）；图2a—2c图示出被安装到PCB的代表性半导体封装的进一步细节；
图3a—3c图示出具有被划片街区（saw street）分离的多个半导体管芯的半导体晶片；
图4a—4f图示出形成插入件或衬底并在衬底中形成沟道的工艺；
图5a—5g图示出将半导体管芯安装在衬底上并在沟道内沉积底部填充材料的工艺；
图6a—6c图示出从半导体管芯的相对边缘在半导体管芯与衬底之间沉积底部填充材料的工艺；
图7图示出从半导体管芯的每个边缘沉积在半导体管芯与衬底之间的底部填充材料；
图8a—8e图示出在半导体管芯之上安装热沉的工艺；
图9图示出在衬底之上安装的半导体管芯，具有在半导体管芯周围形成的沟道和在沟道中沉积的底部填充材料；
图10图示出具有安装于在半导体管芯周围形成的沟道中的无源部件的半导体封装；
图11a—11c图示出部分地通过绝缘层形成沟道或凹槽的工艺；
图12a—12g图示出在部分地通过绝缘层形成沟道的情况下将半导体管芯安装在衬底上的工艺；
图13a—13c图示出在半导体管芯之上安装散热器或热沉的工艺；以及
图14图示出具有安装在半导体管芯之上的热沉和具有部分地通过绝缘层形成的沟道的衬底的半导体封装。

具体实施方式

[0013] 参照附图，在以下描述中的一个或多个实施例中描述本发明，在附图中，相似的数字表示相同或相似的元件。尽管在用于实现本发明的目的的最佳模式的方面描述了本发明，但是本领域技术人员将意识到，本发明意在覆盖可包括在由所附权利要求及其等同替换限定、由以下公开和附图支持的本发明的精神和范围内的替换、修改和等同替换。

[0014] 半导体器件一般是使用以下两种复杂制造工艺来制造的：前端制造和后端制造。前端制造涉及在半导体晶片的表面上形成多个管芯。晶片上的每个管芯包含有源和无源电气组件，有源和无源电气组件电连接以形成功能电路。有源电气组件（例如，晶体管和二极管）具有控制电流的流动的能力。无源电气组件（例如，电容器、电感器、电阻器和变压器）创建执行电路功能所必需的电压和电流之间的关系。

[0015] 通过包括掺杂、沉积、光刻、蚀刻和平坦化在内的一系列工艺步骤，在半导体晶片的表面之上形成无源和有源组件。掺杂通过诸如离子注入或热扩散之类的技术，将杂质引入到半导体材料中。掺杂工艺修改了有源器件中的半导体材料的电导率，从而将半导体材料变换为绝缘体、导体或者响应于电场或基电流而动态地改变半导体材料电导率。晶体管包含不同类型和掺杂程度的区，这些不同类型和掺杂程度在必要时被布置为使晶体管能够在施加电场或基电流时促进或限制电流的流动。

[0016] 有源和无源组件由具有不同电气属性的材料的层形成。这些层可以通过部分地由所沉积的材料的类型确定的多种沉积技术而形成。例如，薄膜沉积可以涉及化学气相沉积（CVD）、物理气相沉积（PVD）、电解电镀和无电电镀工艺。一般地，对每个层进行图案化，以形成有源组件、无源组件或组件之间的电连接的部分。

[0017] 可以使用光刻来对这些层进行图案化，光刻涉及将光敏材料（例如，光致抗蚀剂）沉积在要图案化的层之上。使用光将图案从光掩模传送至光致抗蚀剂。在一个实施例中，使用溶剂来移除光致抗蚀剂图案的经受光的部分，从而暴露要图案化的下层的部分。在另一实施例中，使用溶剂来移除光致抗蚀剂图案的未经受光的部分（负性光致抗蚀剂），从而暴露要图案化的下层的部分。移除光致抗蚀剂的其余部分，从而留下图案化层。可替换地，通过直接将材料沉积到由使用诸如无电和电解电镀之类的技术的先前沉积/蚀刻工艺形成的区域或空洞中，对一些类型的材料进行图案化。

[0018] 图案化是通过其移除半导体晶片表面上的顶层的部分的基本操作。可以使用光刻、光掩模、掩模、氧化物或金属移除、照相术和丝网印刷（stenciling）、以及显微光刻来移除半导体晶片的部分。光刻包括：在光罩（reticle）或光掩模中形成图案并将该图案传送至半导体晶片的表面层中。光刻在两步骤工艺中在半导体晶片的表面上形成有源和无源组件的水平尺寸。首先，将光罩或掩模上的图案传送至光致抗蚀剂的层中。光致抗蚀剂是在暴露于光时经历结构和属性的改变的光敏材料。改变光致抗蚀剂的结构和属性的工艺作为负性作用光致抗蚀剂或正性作用光致抗蚀剂而出现。其次，将光致抗蚀剂层传送至晶片表面中。当蚀刻移除了半导体晶片的顶层的未被光致抗蚀剂覆盖的部分时，进行该传送。光致抗蚀剂的化学性质使得光致抗蚀剂保持实质上完整无缺并抵抗由化学蚀刻溶液进行的移除，同时移除了半导体晶片的顶层的未被光致抗蚀剂覆盖的部分。可以根据所使用的特定抗蚀剂和期望结果来修改形成、暴露和移除光致抗蚀剂的工艺以及移除半导体晶片的部分的工艺。

[0019] 在负性作用光致抗蚀剂中，在被称为聚合的工艺中，将光致抗蚀剂暴露于光并将其从可溶状况改变至不可溶状况。在聚合中，未聚合材料暴露于光或能源，并且聚合物形成抗蚀的交联材料。在大多数负性抗蚀剂中，聚合物是聚异戊二烯。利用化学溶剂或显影剂移除可溶部分（即，未暴露于光的部分）在抗蚀剂层中留下与光罩上的不透明图案相对应的孔。其图案存在于不透明区中的掩模被称为亮场掩模。

[0020] 在正性作用光致抗蚀剂中，在被称为光溶解的工艺中，将光致抗蚀剂暴露于光并将其从相对不可溶的状况改变至可溶得多的状况。在光溶解中，将相对不可溶的抗蚀剂暴露于适当的光能，并将其转换至更可溶的状态。可以在显影工艺中通过溶剂来移除抗蚀剂的光溶解后的部分。基本正性光致抗蚀剂聚合物是酚醛树脂聚合物，也被称为酚醛清漆树脂。利用化学溶剂或显影剂移除可溶部分（即，暴露于光的部分）在抗蚀剂层中留下与光罩上的透明图案相对应的孔。其图案存在于透明区中的掩模被称为暗场掩模。

[0021] 在移除了半导体晶片的未被光致抗蚀剂覆盖的顶部分之后，移除光致抗蚀剂的其余部分，从而留下图案化层。可替换地，通过直接将材料沉积到由使用诸如无电和电解电镀之类的技术的先前沉积/蚀刻工艺形成的区域或空洞中，对一些类型的材料进行图案化。

[0022] 将材料的薄膜沉积在现有图案之上可以扩大下层图案并创建非均匀地平坦的表面。需要均匀地平坦的表面来生产更小且更密集包装的有源和无源组件。平坦化可以用于从晶片的表面移除材料并生产均匀地平坦的表面。平坦化涉及利用抛光垫来对晶片的表面进行抛光。在抛光期间将研磨材料和腐蚀性化学品添加至晶片的表面。研磨料的机械动作和化学品的腐蚀性动作的组合移除了任何不规则构形，从而得到非均匀地平坦的表面。

[0023] 后端制造指代：将抛光的晶片切割或单体化为个体半导体管芯，并且然后，对半导体管芯进行封装以用于结构支撑和环境隔离。为了单体化半导体管芯，沿被称为划片街区或划线（scribe）的晶片的非功能区对晶片进行刻痕并打碎晶片。使用激光切割工具或锯片来单体化晶片。在单体化后，将个体半导体管芯安装至封装衬底，该封装衬底包括用于与其他系统组件互连的管脚或接触焊盘。然后，将在半导体管芯之上形成的接触焊盘连接至封装内的接触焊盘。可以利用焊料凸块、螺柱凸块、导电浆料或线接合来制成电连接。将密封剂或其他模塑材料沉积在封装之上，以提供物理支撑和电隔离。然后，将抛光的封装插入到电气系统中，并使半导体器件的功能对其他系统组件来说可用。

[0024] 图1示意了具有芯片载体衬底或PCB 52的电子器件50，芯片载体衬底或印刷电路板（PCB） 52具有安装至其表面的多个半导体封装。根据应用，电子器件50可以具有一种类型的半导体封装或多种类型的半导体封装。出于示意的目的，在图1中示出了不同类型的半导体封装。

[0025] 电子器件50可以是使用半导体封装执行一个或多个电气功能的独立系统。可替换地，电子器件50可以是大型系统的子组件。例如，电子器件50可以是蜂窝电话、个人数字助理（PDA）、数字视频摄像机（DVC）或其他电子通信设备的一部分。可替换地，电子器件50可以是图形卡、网络接口卡、或者可插入到计算机中的其他信号处理卡。半导体封装可以包括微处理器、存储器、专用集成电路（ASIC）、逻辑电路、模拟电路、RF电路、分立器件、或者其他半导体管芯或电气组件。为了使这些产品被市场接受，小型化和重量减小是必要的。
必须减小半导体器件之间的距离以实现更高密度。

[0026] 在图1中，PCB 52提供了用于结构支撑的一般衬底和在PCB上安装的半导体封装的电气互连。使用蒸发、电解电镀、无电电镀、丝网印刷或其他合适金属沉积工艺，在PCB 52的表面之上或在PCB 52的层内形成导电信号迹线54。信号迹线54提供了半导体封装、所安装的组件和其他外部系统组件中的每一个之间的电气通信。迹线54还给半导体封装中的每一个提供功率和接地连接。

[0027] 在一些实施例中，半导体器件具有两个封装级。第一级封装是用于将半导体管芯机械和电气附着至中间载体的技术。第二级封装涉及将中间载体机械和电气附着至PCB。在其他实施例中，半导体器件可以仅具有第一级封装，其中，直接将管芯机械和电气安装至PCB。

[0028] 出于示意的目的，在PCB 52上示出了多种类型的第一级封装，包括接合线封装56和倒装芯片（flipchip）58。此外，在PCB 52上示出安装多种类型的第二级封装，包括球栅阵列（BGA） 60、凸块芯片载体（BCC）62、双列直插式封装（DIP）64、接点栅格阵列（land grid array, LGA）66、多芯片模块（MCM）68、四边扁平无引脚封装（QFN）70和四边扁平封装72。根据系统需求，利用第一和第二级封装样式的任意组合配置的半导体封装以及其他电子组件的任意组合可以连接至PCB 52。在一些实施例中，电子器件50包括单个附着半导体封装，而其他实施例要求多个互连封装。通过在单个衬底之上组合一个或多个半导体封装，制造商可以将预先制成的组件并入到电子器件和系统中。由于半导体封装包括完善的功能，因此可以使用更便宜的组件和精简的制造工艺来制造电子器件。所得到的器件更不可能发生故障并在制造上更便宜，从而使得对于消费者来说成本更低。

[0029] 图2a-2c示出了示例性半导体封装。图2a示意了在PCB 52上安装的DIP 64的进一步细节。半导体管芯74包括有源区，有源区包含被实现为在管芯内形成的有源器件、无源器件、导电层和介电层的模拟或数字电路，并根据管芯的电气设计而电气互连。例如，电路可以包括一个或多个晶体管、二极管、电感器、电容器、电阻器以及在半导体管芯74的有源区内形成的其他电路元件。接触焊盘76是一层或多层的导电材料（例如，铝（Al）、铜（Cu）、锡（Sn）、镍（Ni）、金（Au）或银（Ag）），并电连接至在半导体管芯74内形成的电路元件。在DIP 64的组装期间，使用金-硅共晶层或粘合材料（例如，热环氧化物或环氧树脂）将半导体管芯74安装至中间载体78。封装体包括绝缘封装材料，例如聚合物或陶瓷。导电引线80和接合线82提供了半导体管芯74与PCB 52之间的电气互连。通过防止水汽和颗粒进入该封装并污染半导体管芯74或接合线82，将密封剂84沉积在该封装之上以用于环境保护。

[0030] 图2b示意了在PCB 52上安装的BCC 62的进一步细节。使用底部填充或环氧树脂粘合材料92将半导体管芯88安装在载体90之上。接合线94提供了接触焊盘96和98之间的第一级封装互连。将模塑料或密封剂100沉积在半导体管芯88和接合线94之上，以提供针对该器件的物理支撑和电隔离。使用合适的金属沉积工艺（例如，电解电镀或无电电镀）在PCB 52的表面之上形成接触焊盘102，以防止氧化。将接触焊盘102电连接至PCB52中的一个或多个导电信号迹线54。在BCC 62的接触焊盘98与PCB 52的接触焊盘102之间形成凸块104。

[0031] 在图2c中，利用倒装芯片样式第一级封装将半导体管芯58面朝下安装至中间载体106。半导体管芯58的有源区108包含被实现为根据管芯的电气设计而形成的有源器件、无源器件、导电层和介电层的模拟或数字电路。例如，电路可以包括一个或多个晶体管、二极管、电感器、电容器、电阻器、以及有源区108内的其他电路元件。通过凸块110将半导体管芯58电气和机械连接至载体106。

[0032] 利用BGA样式第二级封装、使用凸块112将BGA 60电气和机械连接至PCB 52。通过凸块110、信号线114和凸块112将半导体管芯58电连接至PCB 52中的导电信号迹线54。将模塑料或密封剂116沉积在半导体管芯58和载体106之上，以提供针对该器件的物理支撑和电隔离。倒装芯片半导体器件提供了从半导体管芯58上的有源器件至PCB 52上的导电迹线的短导电路径，以便减小信号传播距离、降低电容并改进总体电路性能。在另一实施例中，可以在没有中间载体106的情况下使用倒装芯片样式第一级封装直接将半导体管芯58机械和电气连接至PCB 52。

[0033] 图3a示出了具有用于结构支撑的基衬底材料122（例如，硅、锗、砷化镓、磷化铟或碳化硅）的半导体晶片120。在由如上所述的非有源的管芯间晶片区域或划片街区126分离的晶片120上形成多个半导体管芯或组件124。划片街区126提供了切割区域，以将半导体晶片120单体化为个体半导体管芯124。

[0034] 图3b示出了半导体晶片120的部分的横截面视图。每个半导体管芯124具有背表面128和有源表面130，有源表面130包含被实现为在管芯内形成且根据管芯的电气设计和功能而电气互连的有源器件、无源器件、导电层和介电层的模拟或数字电路。例如，该电路可以包括一个或多个晶体管、二极管、以及在有源表面130内形成的其他电路元件，以实现模拟电路或数字电路，例如数字信号处理器（DSP）、ASIC、存储器或其他信号处理电路。半导体管芯124还可以包含用于RF信号处理的集成无源器件（IPD），例如电感器、电容器和电阻器。在一个实施例中，半导体管芯124是倒装芯片类型器件。

[0035] 使用PVD、CVD、电解电镀、无电电镀工艺或其他合适金属沉积工艺，在有源表面130之上形成导电层132。导电层132可以是一层或多层的Al、Cu、Sn、Ni、Au、Ag或其他合适导电材料。导电层132作为与有源表面130上的电路电连接的接触焊盘进行操作。可以将导电层132形成为与半导体管芯124的边缘相距第一距离并排布置的接触焊盘，如图3b所示。可替换地，可以将导电层132形成为在多个行中偏置的接触焊盘，使得与管芯的边缘相距第一距离布置接触焊盘的第一行，并与管芯的边缘相距第二距离布置与第一行交替的接触焊盘的第二行。

[0036] 使用蒸发、电解电镀、无电电镀、球滴或丝网印刷工艺在接触焊盘132之上沉积导电凸块材料。该凸块材料可以是Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料及其组合，具有可选通量溶液。例如，该凸块材料可以是共晶Sn/Pb、高铅焊料或无铅焊料。该凸块材料被使用适当的附着或接合工艺接合到接触焊盘132。在一个实施例中，通过将材料加热至其熔点以上以形成球或凸块134来使凸块材料回焊。在某些应用中，对凸块134第二次回焊以改善到接触焊盘132的电接触。

[0037] 还可以将凸块134压缩接合或热压缩接合到导电层132。压缩接合在使用200℃以下的温度下使用超过10兆帕（MPa）（1450 psi）的压力以经由固态扩散来将材料接合。使用压缩接合被接合的典型材料包括铟（In）、Au、Pb以及Pb/Sn合金。热压缩接合使用与压力结合的升高温来将材料接合。使用热压缩接合而接合的典型材料包括Cu、Au和Al。在一个实施例中，使用热压缩接合通过在300℃下施加30MPa的压力达2分钟来将Au凸块接合。凸块134表示能够在导电层132之上形成的一种互连结构。该互连结构还可以使用螺柱凸块、微型凸块、导电柱、具有可熔和不可熔部分的复合凸块或其他电互连。

[0038] 在图3c中，使用锯条或激光切割工具136通过划片街区126将半导体晶片120单体化成单独半导体管芯124。

[0039] 图4a—4f图示出形成插入件或衬底并在衬底中形成沟道的工艺。在图4a中，临时衬底或载体140包含临时或牺牲基础材料，诸如硅、锗、砷化镓、磷化铟、碳化硅、树脂、氧化铍、玻璃或用于结构支撑的其他适当的低成本、刚性材料。在载体140之上形成界面层或双面带142作为临时粘合膜、蚀刻终止层或脱模层。衬底或PCB 144包括聚四氟乙烯预先浸渍（预浸）FR-4、FR-1、CEM-1或CEM-3的一个或多个层压层，具有酚醛的棉纸、环氧树脂、树脂、玻璃织物、磨砂玻璃、聚酯及其他加强纤维或织物的组合。替换地，衬底144包含一个或多个层压绝缘或电介质层。在另一实施例中，衬底144包含用于结构支撑的基础材料，诸如硅、锗、砷化镓、磷化铟或碳化硅。作为半导体晶片，衬底144可以包含嵌入式集成半导体管芯或分立器件。衬底144还可以是多层柔性层压件、陶瓷或引线框架。衬底144被安装到载体140之上的界面层142。

[0040] 在图4b中，使用激光钻孔、机械钻孔或深反应离子蚀刻（DRIE）通过衬底144形成多个通孔。通孔被使用电解电镀、无电电镀工艺或其他适当的金属沉积工艺填充有Al、Cu、Sn、Ni、Au、Ag、钛（Ti）、钨（W）、聚硅或其他适当的导电材料以形成z方向垂直互连导电通孔146。

[0041] 使用PVD、CVD、印刷、旋涂、喷涂、烧结或热氧化在衬底144和导电通孔146的表面上形成绝缘或钝化层148。绝缘层148包含一层或多层二氧化硅（SiO2）、氮化硅（Si3N4）、氧氮化硅（SiOn）、五氧化二钽（Ta2O5）、氧化铝（Al2O3）或具有类似绝缘和结构性质的其他材料。通过用图案化光致抗蚀剂层进行的蚀刻工艺来去除绝缘层148的一部分以使衬底144和导电通孔146暴露。

[0042] 使用诸如印刷、PVD、CVD、溅射、电解电镀和无电电镀的图案化和金属沉积工艺在暴露的衬底144和导电通孔146之上形成导电层或重新分布层（RDL）150。导电层150包括一层或多层的Al、Cu、Sn、Ni、Au、Ag或其他适当导电材料。导电层150被电连接至导电通孔146。

[0043] 在图4c中，临时衬底或载体154包含诸如硅、聚合物、氧化铍、玻璃或用于结构支撑的其他适当低成本、刚性材料的牺牲基础材料。在载体154之上形成界面层或双面带156作为临时粘合膜、蚀刻终止层或脱模层。用绝缘层148和导电层150引导，衬底144被安装到载体154之上的界面层156。通过化学蚀刻、机械剥落、CMP、机械研磨、热烘焙、UV光、激光扫描或湿法剥离来去除载体140和界面层142以使与导电层150相对的衬底144和导电通孔146的表面暴露。

[0044] 使用PVD、CVD、印刷、旋涂、喷涂、烧结或热氧化在衬底144和导电通孔146之上形成绝缘或钝化层158。绝缘层158包含一层或多层的SiO2、Si3N4、SiOn、Ta2O5、Al2O3或具有类似的绝缘和结构性质的其他材料。通过用图案化光致抗蚀剂层进行的蚀刻工艺来去除绝缘层158的一部分以使衬底144和导电通孔146暴露。

[0045] 使用诸如印刷、PVD、CVD、溅射、电解电镀和无电电镀的图案化和金属沉积工艺在暴露的衬底144和导电通孔146之上形成导电层或RDL160。导电层160包括一层或多层的Al、Cu、Sn、Ni、Au、Ag或其他适当导电材料。导电层160被电连接至导电通孔146和导电层150。在另一实施例中，在形成导电层150和/或160之后通过衬底144形成导电通孔146。还可以分别地在绝缘层148和158之前形成导电层150和160。

[0046] 结果得到的插入件或衬底162根据半导体管芯124的电气功能通过导电层150和160及导电通孔146跨衬底垂直地且横向地提供电互连。根据半导体管芯124的设计和功能，导电层150和160及导电通孔146的各部分是电共用或电隔离的。

[0047] 在图4d中，使用图案化光致抗蚀剂层通过蚀刻工艺来去除绝缘层158的一部分以形成沟道或凹槽172。替换地，使用激光器174通过激光直接切除（LDA）来去除绝缘层158的一部分以形成沟道172。沟道712延伸通过绝缘层158以使衬底144暴露。绝缘层158的去除并未去除导电层160。沟道172的形成留下完好无损的导电层160以用于电互连。在沟道172内部的绝缘层158的中心区域176未被去除，并且绝缘层158保持中心区域172内的衬底144之上的覆盖。

[0048] 图4e示出了来自图4d的组件的顶视或平面图。沟道712延伸通过绝缘层158以使衬底144暴露。沟道172在大体上正方形、矩形或盒形图案或占位空间中形成，具有在沟道172内部的绝缘层158的中心区域176，其中，绝缘层168保持衬底144之上的覆盖。沟道172的形状或图案能够根据半导体管芯124的设计和功能而变，并且可以例如是大体上圆形或椭圆形的。在图4f中，通过化学蚀刻、机械剥落、CMP、机械研磨、热烘焙、UV光、激光扫描或湿法剥离来去除来自图4d的载体154和界面层156以使导电层150和绝缘层148暴露。

[0049] 相对于图1和2a—2c，图5a—5g图示出在衬底上安装半导体管芯并在沟道内沉积底部填充材料的工艺。在图5a中，来自图3a—3c的半导体管芯124被使用拾取和放置操作定位于绝缘层158的中心区域176之上的衬底162上并安装到衬底162，在沟道172内部，有源表面130朝着衬底定向。凸块134与导电层160对准。半导体管芯124通过使凸块134回焊以将凸块134电气地且冶金地连接到导电层160被安装到衬底162。

[0050] 图5b示出了安装在衬底162之上的半导体管芯124。根据半导体管芯124的电气设计和功能，凸块134被电连接到导电层160和150及导电通孔146。半导体管芯124的有源表面130上的电路通过导电层132和凸块134被电连接到导电通孔146和导电层150和160。

[0051] 图5c示出了来自图5b的组件的顶视或平面图。沟道712延伸通过绝缘层158以使衬底144暴露。半导体管芯124被安装在衬底162之上。沟道172围绕在半导体管芯124的占位空间外面的半导体管芯124的周界。沟道172横向地偏离半导体管芯124的占位空间，并且被形成为具有大体上正方形、矩形或盒形图案或占位空间的围绕半导体管芯
124的环。在沟道172内部的绝缘层158的中心区域176保持在衬底144之上的覆盖。衬底144在其中绝缘层158被去除的沟道172内被暴露。沟道172的形状或占位空间能够根据半导体管芯124的设计和功能而变，并且可以例如是大体上圆形或椭圆形的。

[0052] 图5d示出了与半导体管芯124与衬底162之间的区域184流体连通地放置的底部填料分配器180。毛细管底部填充材料（CUF）或密封剂材料186在压力下被从分配器180的出口190注射到半导体管芯124与凸块134周围的衬底162之间的区域184中。CUF 186可以是聚合物复合材料，诸如具有填料的环氧树脂、具有填料的环氧丙烯酸酯或具有适当填料的聚合物。CUF 186是不导电的，并且在环境上保护半导体器件免受外部元件和污染影响。

[0053] 图5e示出了半导体管芯124与半导体管芯占位空间或半导体管芯点194内的衬底162之间的CUF 186填充区域184的平面图。分配器180沿着半导体管芯124的单个边缘196来回移动以在压力下向区域184中注射CUF 186，如箭头198所示。随着分配器180沿着半导体管芯124的边缘196来回移动，CUF 186被均匀地分布在区域184内，并且沿着垂直于半导体管芯124的边缘196的方向200在半导体管芯124下面且围绕着凸块134流动。CUF 186的一部分在半导体管芯点194外面流动或渗出并在半导体管芯124的占位空间外面延伸。可以通过调节分配器180的运动速率和CUF 186的流速来控制CUF 186的分布，以减少在半导体管芯124的占位空间外面的过多CUF 186的渗出。

[0054] 图5f示出了CPU 186的一部分、CUF 186完全填充半导体管芯124与衬底162之间的区域184之后的组件。分配器180沿着与方向200相反且垂直于边缘196的方向204远离半导体管芯124的边缘196移动。随着分配器180远离半导体管芯124的边缘196移动，CUF 186的一部分、CUF 186b覆盖在半导体管芯124的占位空间外面的绝缘层158的一部分。分配器180被与沟道172流体连通地放置且CUF 186被沉积在沟道172中。CUF186平行于半导体管芯124的边缘196且沿着方向200在沟道172内流动。分配器180可以围绕沟道172移动或者保持固定以控制沟道172内的CUF 186的流动。

[0055] 图5g示出了沉积在围绕半导体管芯124的沟道172中和半导体管芯124与半导体管芯124的占位空间内的衬底162之间的CUF 186。CUF 186被均匀地分布在半导体管芯124下面和沟道172内的半导体管芯124周围。CUF 186被均匀地分布在半导体管芯124与衬底162之间的区域184内。CUF 186的一部分、186b随着分配器180远离半导体管芯124的边缘196移动而被沉积在半导体管芯124的占位空间外面的绝缘层158之上。CUF
186c被沉积在半导体管芯124周围的沟道172内。CUF 186比绝缘层158更强且更耐用，并且在沟道172中沉积CUF 186向衬底162提供附加结构支撑以在不向封装添加显著重量或体积的情况下减少衬底162的翘曲。另外，CUF 186具有比绝缘层158低的热膨胀系数（CTE），并且向衬底162提供结构支撑且减少热应力下的衬底162的翘曲。由于CUF 186在在半导体管芯124下面沉积CUF 186的同一处理步骤期间被沉积在沟道172内，所以CUF
186在不显著增加封装的制造时间或成本的情况下向衬底162提供附加结构支撑。

[0056] 图6a—6c图示出用于在半导体管芯与衬底之间和从半导体管芯的相对边缘在半导体管芯周围沉积底部填充材料的工艺。从图5e继续，在CUF 186部分地填充半导体管芯124与衬底162之间的区域184之后，但是在完全填充区域184之前，分配器180沿着与方向200相反且垂直于边缘196的方向204远离半导体管芯124的边缘196移动，如图6a中所示。随着分配器180远离半导体管芯196的边缘196移动，CUF 186的一部分、CUF 186b覆盖绝缘层158的一部分。分配器180被与沟道172流体连通地放置且CUF 186被沉积在沟道172中。CUF 186平行于半导体管芯124的边缘196且沿着方向200在沟道172内流动。分配器180可以围绕沟道172移动或者保持固定以控制沟道172内的CUF 186的流动。

[0057] 在CUF 186部分地填充沟道172之后，分配器180被沿着与边缘196相对的半导体管芯124的边缘210与半导体管芯124和衬底162之间的区域184流体连通地放置。CUF186被注射到半导体管芯124与凸块134周围的衬底162之间的区域184中。分配器180沿着半导体管芯124的边缘210来回移动以在压力下向区域184中注射CUF 186，如箭头
214所示。随着分配器180沿着半导体管芯124的边缘210来回移动，CUF 186被均匀地分布在区域184内，并且沿着垂直于半导体管芯124的边缘210的方向204在半导体管芯
124下面流动。CUF 186的一部分在半导体管芯点194外面流动或渗出并在半导体管芯124的占位空间外面延伸。可以通过调节分配器180的运动速率和CUF 186的流速来控制CUF
186的分布，以减少在半导体管芯124的占位空间外面的过多CUF 186的渗出。

[0058] 图6b示出了CPU 186的一部分、CUF 186完全填充半导体管芯124与衬底162之间的区域184之后的组件。分配器180沿着垂直于半导体管芯124的边缘210的方向200远离半导体管芯124的边缘210移动。随着分配器180远离半导体管芯124的边缘210移动，CUF 186的一部分、CUF 186d覆盖在半导体管芯124的占位空间外面的绝缘层158的一部分。分配器180被与沟道172流体连通地放置且CUF 186被沉积在沟道172中。CUF186平行于半导体管芯124的边缘210且沿着方向204在沟道172内流动。分配器180可以围绕沟道172移动或者保持固定以控制沟道172内的CUF 186的流动。

[0059] 图6c示出了沉积在围绕半导体管芯124的沟道172中和半导体管芯124与半导体管芯124的占位空间内的衬底162之间的CUF 186。CUF 186被均匀地分布在半导体管芯124下面和沟道172内的半导体管芯124周围。CUF 186被均匀地分布在半导体管芯124与衬底162之间的区域184内。CUF 186的一部分、186b随着分配器180远离半导体管芯124的边缘196移动而被沉积在半导体管芯124的占位空间外面的绝缘层158之上。CUF
186的一部分、186d随着分配器180远离半导体管芯124的边缘210移动而被沉积在半导体管芯124的占位空间外面的绝缘层158之上。CUF 186c被沉积在半导体管芯124周围的沟道172内。CUF 186比绝缘层158更强且更耐用，并且在沟道172中沉积CUF 186向衬底162提供附加结构支撑以在不向封装添加显著重量或体积的情况下减少衬底162的翘曲。另外，CUF 186具有比绝缘层158低的CTE，并且向衬底162提供结构支撑且减少热应力下的衬底162的翘曲。由于CUF 186在在半导体管芯124下面沉积CUF 186的同一处理步骤期间被沉积在沟道172内，所以CUF 186在不显著增加封装的制造时间或成本的情况下向衬底162提供附加结构支撑。另外，从半导体管芯124的相对边缘196和210在半导体管芯124与衬底162之间和沟道172内沉积CUF 186提供CUF 186在半导体管芯124的占位空间内和在沟道172内的更均匀分布并减少CUF 186中的空隙。

[0060] 图7示出了从半导体管芯的每个边缘沉积在半导体管芯与衬底之间的底部填充材料。类似于图6a—6c，CUF 186被通过与边缘196和210流体连通地放置分配器180而部分地沉积在半导体管芯124与衬底162之间。在部分地填充半导体管芯124与衬底162之间的区域之后，分配器180远离边缘196和210移动，并且CUF 186被沉积在沟道172中。随着分配器180远离边缘196和210移动，CUF 186的一部分、186b和186d覆盖在半导体管芯124的占位空间外面的绝缘层158的一部分。

[0061] 同样地，分配器180被沿着半导体管芯124的边缘220与半导体管芯124与衬底162之间的区域184流体连通地放置。CUF 186在压力下被从分配器180注射到半导体管芯124与衬底162之间的区域184中和凸块134周围。分配器180在方向200和204上沿着半导体管芯124的边缘220来回移动。随着分配器180沿着半导体管芯124的边缘200来回移动，CUF 186被均匀地分布在区域184内并沿着垂直于半导体管芯124的边缘220的方向224均匀地流动。CUF 186的一部分在半导体管芯124的占位空间外面流动或渗出。
可以通过调节分配器180的运动速率和CUF 186的流速来控制CUF 186的分布，以减少在半导体管芯124的占位空间外面的过多CUF 186的渗出。在从半导体管芯124的边缘200用CUF 186部分地填充区域184之后，分配器180沿着与方向224相对且垂直于边缘220的方向226远离半导体管芯124的边缘220移动。随着分配器180远离半导体管芯124的边缘220移动，CUF 186的一部分、CUF 186e覆盖在半导体管芯124的占位空间外面的绝缘层158的一部分。分配器180被与沟道172流体连通地放置且CUF 186被沉积在沟道172中。CUF 186平行于边缘220且沿着方向200和204在沟道172内流动。分配器180可以围绕沟道172移动或者保持固定以控制沟道172内的CUF 186的流动。

[0062] 在从半导体管芯124的边缘196、210和220在区域184内部分地沉积CUF 186之后，分配器180被沿着半导体管芯124的边缘230与半导体管芯124和衬底162之间的区域184流体连通地放置。CUF 186在压力下被从分配器180注射到半导体管芯124与衬底162之间的区域184中和凸块134周围。分配器180在方向200和204上沿着半导体管芯
124的边缘230来回移动。随着分配器180沿着半导体管芯124的边缘230来回移动，CUF
186被均匀地分布在区域184内并沿着垂直于半导体管芯124的边缘230的方向226均匀地流动。CUF 186的一部分在半导体管芯124的占位空间外面流动或渗出。可以通过调节分配器180的运动速率和CUF 186的流速来控制CUF 186的分布，以减少在半导体管芯124的占位空间外面的过多CUF 186的渗出。在从半导体管芯124的边缘230用CUF 186部分地填充区域184之后，分配器180沿着与方向226相对且垂直于边缘230的方向224远离半导体管芯124的边缘230移动。随着分配器180远离半导体管芯124的边缘230移动，CUF 186的一部分、CUF 186f覆盖在半导体管芯124的占位空间外面的绝缘层158的一部分。分配器180被与沟道172流体连通地放置且CUF 186被沉积在沟道172中。CUF 186平行于边缘230且沿着方向200和204在沟道172内流动。分配器180可以围绕沟道172移动或者保持固定以控制沟道172内的CUF 186的流动。

[0063] 因此，CUF 186被从半导体管芯124的每侧196、210、220和230沉积在半导体管芯124与衬底162之间的区域内184以及沟道172内。CUF 186被均匀地分布在半导体管芯124下面和沟道172内的半导体管芯124周围。CUF 186被均匀地分布在半导体管芯124与衬底162之间的区域184内。CUF 186的一部分、CUF 186b随着分配器180远离半导体管芯124的边缘196移动而被沉积在半导体管芯124的占位空间外面的绝缘层158之上。CUF 186的一部分、CUF 186d随着分配器180远离半导体管芯124的边缘210移动而被沉积在半导体管芯124的占位空间外面的绝缘层158之上。CUF 186的一部分、CUF 186e随着分配器180远离半导体管芯124的边缘220移动而被沉积在半导体管芯124的占位空间外面的绝缘层158之上。CUF 186的一部分、CUF 186f随着分配器180远离半导体管芯124的边缘230移动而被沉积在半导体管芯124的占位空间外面的绝缘层158之上。CUF 186c被沉积在半导体管芯124周围的沟道172内。CUF 186比绝缘层158更强且更耐用，并且在沟道172中沉积CUF 186向衬底162提供附加结构支撑并在不向封装添加显著重量或体积的情况下减少衬底162的翘曲。另外，CUF 186具有比绝缘层158低CTE，并且向衬底162提供结构支撑且减少热应力下的衬底162的翘曲。由于CUF 186在在半导体管芯124下面沉积CUF 186的同一处理阶段期间被沉积在沟道172内，所以CUF 186在不显著增加封装的制造时间或成本的情况下向衬底162提供附加结构支撑。另外，从半导体管芯124的每个边缘196、220和230在半导体管芯124与衬底162之间和沟道172内沉积CUF 186提供CUF 186在半导体管芯124的占位空间内和在沟道172内的更均匀分布并减少CUF 186中的空隙。

[0064] 图8a—8e图示出在半导体管芯之上安装散热器或热沉的工艺。从图5g继续，图8a示出了用于在半导体管芯124与衬底162之间和半导体管芯124周围的沟道172内沉积CUF 186之后的半导体管芯124和衬底162的横截面图。热界面材料（TIM）234被沉积在半导体管芯124的背表面128之上。TIM 234是热环氧化物、热环氧树脂或热导电浆料。

[0065] 使用蒸发、电解电镀、无电电镀、球滴或丝网印刷工艺在导电层160之上沉积导电凸块材料。该凸块材料可以是Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料及其组合，具有可选通量溶液。例如，该凸块材料可以是共晶Sn/Pb、高铅焊料或无铅焊料。该凸块材料被使用适当的附着或接合工艺接合到导电层160。在一个实施例中，通过将材料加热至其熔点以上以形成球或凸块236来使凸块材料回焊。在某些应用中，对凸块236第二次回焊以改善到导电层160的电接触。还可以将凸块236压缩接合到导电层160。可以在导电层160之上形成可选底层凸块金属化（UBM）层。凸块236表示能够在导电层160之上形成的一种互连结构。该互连结构还可以使用螺柱凸块、微型凸块或其他电互连。

[0066] 在图8b中，散热器或热沉240被放置在并安装到半导体管芯124、衬底162、沟道172以及CUF 186上的凸块236和TIM 234上。散热器240可以是Cu、Al或具有高导热率的其他材料。散热器240具有接触TIM 234并覆盖半导体管芯124、沟道172和CUF 186的水平部分240a。水平部分240a平行于衬底162、跨衬底162横向地延伸。散热器240具有相对于水平部分240a至水平部分240c垂直地或成角度地延伸的支腿部分240b。水平部分240c通过凸块236和导电层150、160以及通孔146将散热器240机械和电连接到衬底
162。

[0067] 图8c示出了被安装于衬底162的散热器240和在半导体管芯124和沟道172内的CUF 186之上的TIM 234。散热器240和TIM 234形成导热路径，其分布并耗散由半导体管芯124的高频电子部件产生的热量并增加半导体封装的热性能。该热量通过水平部分240a远离半导体管芯124耗散且沿着支腿部分240b向下至散热器240的水平部分240c至凸块236和导电层160。

[0068] 使用蒸发、电解电镀、无电电镀、球滴或丝网印刷工艺在导电层160之上沉积导电凸块材料。该凸块材料可以是Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料及其组合，具有可选通量溶液。例如，该凸块材料可以是共晶Sn/Pb、高铅焊料或无铅焊料。该凸块材料被使用适当的附着或接合工艺接合到导电层160。在一个实施例中，通过将材料加热至其熔点以上以形成球或凸块244来使凸块材料回焊。在某些应用中，对凸块244第二次回焊以改善到导电层160的电接触。可以在导电层160之上形成可选底层凸块金属化（UBM）层。

[0069] 还可以将凸块244压缩接合或热压缩接合到导电层150。在一个实施例中，使用热压缩接合通过在300℃下施加30MPa的压力达2分钟来将Au凸块接合。凸块244表示能够在导电层150之上形成的一种互连结构。该互连结构还可以使用螺柱凸块、微型凸块、导电柱、具有可熔和不可熔部分的复合凸块或其他电互连。该组件被用锯条或激光切割工具246通过衬底162单体化成单独的半导体封装250。

[0070] 半导体管芯124的尺寸可以根据半导体管芯124的设计和功能而变，并且可以具有相对大的占位空间。在一个实施例中，半导体管芯124跨一个边缘为22毫米（mm）且跨垂直边缘为18mm。同样地，衬底162的尺寸可以根据半导体管芯124的设计和功能而变，并且可以具有相对大的占位空间以便容纳半导体管芯124的尺寸且提供来自半导体管芯124的充分热耗散和电互连。在一个实施例中，在单体化之后，衬底162跨一个边缘为55m且跨垂直边缘为55m。因此，半导体管芯124的外围边缘或周界与衬底162的外围边缘或周界之间的距离或间隙可以是相对大的，使得衬底162易于在热和机械应力下翘曲。在一个实施例中，半导体管芯124的周界与衬底162的周界之间的距离为约15mm。在半导体管芯124周围的沟道172中沉淀CUF 186在不向半导体封装250添加显著体积的情况下向衬底162提供附加结构支撑。另外，由于CUF 186在在半导体管芯124与衬底162之间沉积CUF 186的同一处理阶段期间被沉积在沟道172中，所以CUF 186在不显著增加制造时间或成本的情况下向衬底162提供附加结构支撑。

[0071] 图8d示出了安装在衬底162和半导体管芯124之上的散热器1240的顶视或平面图。水平部分240a平行于半导体管芯124之上的衬底162、跨衬底162横向地延伸。散热器240的支腿部分240b相对于围绕半导体管芯124的每个边缘的水平部分240a垂直地或成角度地延伸。该组件被用锯条或激光切割工具246通过衬底162单体化成单独的半导体封装250。

[0072] 图8e示出了替换实施例，其中，散热器240的支腿部分240b并未相对于围绕半导体管芯124的每个边缘的水平部分240a垂直地或成角度地延伸。相反，支腿部分240b仅延伸向下至240c以沿着半导体管芯124的两个边缘将散热器240电且机械连接到衬底162。导电层160仍沿着半导体管芯124的另外两个边缘被暴露以用于与附加部件的电互连。该组件被用锯条或激光切割工具246通过衬底162单体化成单独的半导体封装250。

[0073] 图9示出了单体化之后的半导体封装250。半导体管芯124用凸块134被电连接到衬底162。半导体管芯124周围的绝缘层158的一部分被去除以形成半导体管芯124周围的沟道172。CUF 186被沉积在半导体管芯124与衬底162之间和沟道172内。

[0074] 在导电层150之上形成多个凸块244以用于与衬底162和具有附加部件的半导体管芯124的垂直电互连。另外，散热器240被使用TIM 234安装在半导体管芯124和衬底162之上。散热器240和TIM 234形成导热路径，其分布并耗散由半导体管芯124的高频电子部件产生的热量并增加半导体封装250的热性能。散热器240具有被安装于半导体管芯124和衬底162之上的TIM 234且跨衬底162延伸的水平部分240a。散热器240具有相对于水平部分240a垂直地或成角度延伸以用水平部分240c将散热器240机械和电连接到衬底162的支腿部分240b。支腿部分240b可以从半导体管芯124的每个边缘周围的水平部分240a延伸，或者可以留下被暴露以提供围绕半导体管芯124的附加气流的半导体管芯
124的一个或多个边缘。

[0075] 半导体管芯124的尺寸可以根据半导体管芯124的设计和功能而变，并且可以具有相对大的占位空间。同样地，衬底162的尺寸可以根据半导体管芯124的设计和功能而变，并且可以具有相对大的占位空间以便容纳半导体管芯124的尺寸且提供来自半导体管芯124的充分热耗散。因此，半导体管芯124的外围边缘或周界与衬底162的外围边缘或周界之间的距离或间隙可以是相对大的，使得衬底162易于在热和机械应力下翘曲。在半导体管芯124周围的沟道172中沉淀CUF 186在不向半导体封装250添加显著体积的情况下向衬底162提供附加结构支撑。另外，由于CUF 186在在半导体管芯124与衬底162之间沉积CUF 186的同一处理阶段期间被沉积在沟道172中，所以CUF 186在不显著增加制造时间或成本的情况下向衬底162提供附加结构支撑。

[0076] 图10示出了与图9中所示的实施例类似的半导体封装252，分离电器件或无源部件260被安装在沟道172内的导电层160上并被电连接至导电层160。根据半导体管芯124的设计和功能，分立电器件260可以是任何分立或无源电部件，诸如电感器、电容器、电阻器、晶体管或二极管。分立电器件260被安装在沟道172内以减小半导体封装252内的部件的占位空间。CUF 186在沟道172内的分立电器件260之上形成以向衬底162提供附加结构支撑并在环境上使分立电器件260免受外部元件和污染物影响。

[0077] 半导体管芯124的尺寸可以根据半导体管芯124的设计和功能而变，并且可以具有相对大的占位空间。同样地，衬底162的尺寸可以根据半导体管芯124的设计和功能而变，并且可以具有相对大的占位空间以便容纳半导体管芯124的尺寸且提供来自半导体管芯124的充分热耗散。因此，半导体管芯124的外围边缘或周界与衬底162的外围边缘或周界之间的距离或间隙可以是相对大的，使得衬底162易于在热和机械应力下翘曲。在半导体管芯124周围的沟道172中沉淀CUF 186在不向半导体封装252添加显著体积的情况下向衬底162提供附加结构支撑。另外，由于CUF 186在在半导体管芯124与衬底162之间沉积CUF 186的同一处理阶段期间被沉积在沟道172中，所以CUF 186在不显著增加制造时间或成本的情况下向衬底162提供附加结构支撑。

[0078] 相对于图1和2a—2c，图11a—11c部分地通过绝缘层形成沟道或凹槽的工艺。从图4c继续，通过使用图案化光致抗蚀剂层的蚀刻工艺来去除绝缘层158的一部分以在半导体管芯124周围形成沟道或凹槽270，如图11a中所示。替换地，通过使用激光器274的LDA来去除绝缘层158的一部分以形成沟道270。沟道270部分地延伸通过绝缘层158以使绝缘层158的表面276暴露。绝缘层158的表面276相对于绝缘层158的暴露表面278凹陷或垂直地偏移。绝缘层158保持沟道270内的衬底144之上的覆盖。形成沟道270仅部分地通过绝缘层158，同时允许绝缘层158保持沟道270内的衬底144之上的覆盖，允许在避免衬底144与底部填充材料之间的减小的抗剪强度的同时在沟道270中形成随后沉积的底部填充材料。绝缘层158的去除并未去除导电层160。沟道270的形成留下完好无损的导电层160以用于电互连。在沟道270内部的绝缘材料158的中心区域279未被去除，并且绝缘材料158保持中心区域279内的衬底144之上的覆盖。

[0079] 图11b示出了来自图11b的组件的顶视或平面图。沟道270部分地延伸通过绝缘层158以使绝缘层158的表面276暴露。绝缘层158的表面276在绝缘层158被去除的地方被暴露。绝缘层158的表面276相对于在沟道279的占位空间外面的绝缘层158的表面278凹陷或垂直地偏移。沟道270是以大体上正方形、矩形或盒形图案或占位空间形成的，具有在沟道270内部的绝缘层158的中心区域279，其中，绝缘层158的一部分未被去除。
沟道270的形状或占位空间能够根据半导体管芯124的设计和功能而变，并且可以例如是大体上圆形或椭圆形的。在图11c中，通过化学蚀刻、机械剥落、CMP、机械研磨、热烘焙、UV光、激光扫描或湿法剥离来去除载体154和界面层156以使导电层150和绝缘层148暴露。

[0080] 相对于图1和2a-2c，图12a—12g图示出在具有部分地通过绝缘层形成的沟道的衬底上安装半导体管芯的工艺。在图12a中，来自图3a—3c的半导体管芯124被使用拾取和放置操作定位于绝缘层158的中心区域279之上的衬底162之上并安装到衬底162，在沟道270内部，有源表面130朝着衬底定向。凸块134与导电层160对准。半导体管芯124通过使凸块134回焊以将凸块134电气地且冶金地连接到导电层160被安装到衬底162。

[0081] 图12b示出了安装在衬底162之上的半导体管芯124。根据半导体管芯124的电气设计和功能，凸块134被电连接到导电层160和150及导电通孔146。半导体管芯124的有源表面130上的电路通过导电层132和凸块134被电连接到导电通孔146和导电层150和160。

[0082] 图12c示出了来自图12b的组件的顶视或平面图。沟道270部分地延伸通过绝缘层158以使绝缘层158的表面276暴露。表面276相对于在沟道279的占位空间外面的绝缘层158的表面278垂直地偏移或凹陷。半导体管芯124被安装在衬底162和在沟道270的占位空间外面的绝缘层158的中心区域279之上。沟道270围绕在半导体管芯124的占位空间外面的半导体管芯124的周界。沟道270横向地偏离半导体管芯124的占位空间，并且被形成为具有大体上正方形、矩形或盒形图案或占位空间的围绕半导体管芯124的环。在沟道270内部的绝缘层158的中心区域279未被去除。沟道270的形状或占位空间能够根据半导体管芯124的设计和功能而变，并且可以例如是大体上圆形或椭圆形的。

[0083] 图12d示出了与半导体管芯 24与衬底162之间的区域284流体连通地放置的底部填料分配器280。CUF或密封剂材料286在压力下被从分配器280的出口290注射到半导体管芯124与凸块134周围的衬底162之间的区域284中。CUF 286可以是聚合物复合材料，诸如具有填料的环氧树脂、具有填料的环氧丙烯酸酯或具有适当填料的聚合物。CUF286是不导电的，并且在环境上保护半导体器件免受外部元件和污染影响。

[0084] 图12e示出了半导体管芯占位空间或半导体管芯点294内的半导体管芯124与衬底162之间的CUF 286填充区域284的平面图。分配器280沿着半导体管芯124的单个边缘296来回移动以在压力下向区域284中注射CUF 286，如箭头298所示。随着分配器280沿着半导体管芯124的边缘296来回移动，CUF 286被均匀地分布在区域284内，并且沿着垂直于半导体管芯124的边缘296的方向300在半导体管芯124下面且围绕着凸块134流动。CUF 286的一部分在半导体管芯点294外面流动或渗出并在半导体管芯124的占位空间外面延伸。可以通过调节分配器280的运动速率和CUF 286的流速来控制CUF 286的分布，以减少在半导体管芯124的占位空间外面的过多CUF 286的渗出。

[0085] 图12f示出了CPU 286的一部分、CUF 286a完全填充半导体管芯124与衬底162之间的区域284之后的组件。分配器280沿着与方向300相反且垂直于边缘296的方向304远离半导体管芯 124的边缘296移动。随着分配器280远离半导体管芯124的边缘296移动，CUF 286的一部分、CUF 286b覆盖在半导体管芯124的占位空间外面的绝缘层158的一部分。分配器280被与沟道270流体连通地放置且CUF 286被沉积在沟道270中。CUF286平行于半导体管芯124的边缘296且沿着方向300在沟道270内流动。分配器280可以围绕沟道270移动或者保持固定以控制沟道270内的CUF 286的流动。

[0086] 图12g示出了沉积在围绕半导体管芯124的沟道270中和半导体管芯124与半导体管芯124的占位空间内的衬底162之间的CUF 286。CUF 286被均匀地分布在半导体管芯124下面和沟道270内的半导体管芯124周围。CUF 286a被均匀地分布在半导体管芯124与衬底162之间的区域284内。CUF 286的一部分、286d随着分配器280远离半导体管芯124的边缘296移动而被沉积在半导体管芯124的占位空间外面的绝缘层158之上。
CUF 286c被沉积在半导体管芯124周围的沟道270内。CUF 286比绝缘层158更强且更耐用，并且在沟道172中沉积CUF 286向衬底162提供附加结构支撑并在不向封装添加显著重量或体积的情况下减少衬底162的翘曲。另外，CUF 286具有比绝缘层158低的热CTE，并且向衬底162提供结构支撑且减少热应力下的衬底162的翘曲。由于CUF 286在在半导体管芯124下面沉积CUF 286的同一处理阶段期间被沉积在沟道270内，所以CUF 286在不显著增加封装的制造时间或成本的情况下向衬底162提供附加结构支撑。由于仅部分地通过绝缘层158形成沟道270，所以绝缘层158保持衬底144之上的覆盖，其在同时地避免衬底144与CUF 286之间的减小的抗剪强度的同时允许在沟道270中形成CUF 286。

[0087] 图13a—13c图示出在半导体管芯之上安装散热器或热沉的工艺。从图12g继续，图13a示出了用于在半导体管芯124与衬底162之间和半导体管芯124周围的沟道270内沉积CUF 286之后的半导体管芯124和衬底162的横截面图。沟道270仅部分地通过绝缘层158延伸，使得沟道270内的绝缘层158的表面276相对于绝缘层158的暴露表面278凹陷或垂直地偏移。由于仅部分地通过绝缘层158形成沟道270，所以绝缘层158保持衬底144之上的覆盖，其在同时地避免衬底144与CUF 286之间的减小的抗剪强度的同时允许在沟道270中形成CUF 286。

[0088] TIM 334被沉积在半导体管芯124的背表面128之上。TIM 334是热环氧化物、热环氧树脂或热导电浆料。使用蒸发、电解电镀、无电电镀、球滴或丝网印刷工艺在导电层160之上沉积导电凸块材料。该凸块材料可以是Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料及其组合，具有可选通量溶液。例如，该凸块材料可以是共晶Sn/Pb、高铅焊料或无铅焊料。该凸块材料被使用适当的附着或接合工艺接合到导电层160。在一个实施例中，通过将材料加热至其熔点以上以形成球或凸块336来使凸块材料回焊。在某些应用中，对凸块336第二次回焊以改善到导电层160的电接触。还可以将凸块336压缩接合到导电层160。可以在导电层160之上形成可选UBM层。凸块336表示能够在导电层160之上形成的一种互连结构。该互连结构还可以使用螺柱凸块、微型凸块或其他电互连。

[0089] 在图13b中，散热器或热沉340被放置在并安装到半导体管芯124、衬底162、沟道172以及CUF 286上的凸块336和TIM 334之上。散热器240可以是Cu、Al或具有高导热率的其他材料。散热器340具有接触TIM 334并覆盖半导体管芯124、沟道370和CUF 286的水平部分340a。水平部分340a平行于衬底162、跨衬底162横向地延伸。散热器340具有相对于水平部分340a至水平部分340c垂直地或成角度地延伸的支腿部分340b。水平部分340c通过凸块336和导电层150、160以及通孔146将散热器340机械和电连接到衬底
162。

[0090] 图13c示出了被安装到衬底162的散热器340和在半导体管芯124之上的TIM334，CUF 286被沉积在沟道172内。散热器340和TIM 334形成导热路径，其分布并耗散由半导体管芯124的高频电子部件产生的热量并增加半导体封装的热性能、该热量通过水平部分340a远离半导体管芯124耗散且沿着支腿部分340b向下至散热器340的水平部分340c至凸块336和导电层160。

[0091] 使用蒸发、电解电镀、无电电镀、球滴或丝网印刷工艺在导电层160之上沉积导电凸块材料。该凸块材料可以是Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料及其组合，具有可选通量溶液。例如，该凸块材料可以是共晶Sn/Pb、高铅焊料或无铅焊料。该凸块材料被使用适当的附着或接合工艺接合到导电层160。在一个实施例中，通过将材料加热至其熔点以上以形成球或凸块344来使凸块材料回焊。在某些应用中，对凸块344第二次回焊以改善到导电层160的电接触。可以在导电层160之上形成可选UBM层。

[0092] 还可以将凸块344压缩接合或热压缩接合到导电层150。在一个实施例中，使用热压缩接合通过在300℃下施加30MPa的压力达2分钟来将Au凸块接合。凸块344表示能够在导电层150之上形成的一种互连结构。该互连结构还可以使用螺柱凸块、微型凸块、导电柱、具有可熔和不可熔部分的复合凸块或其他电互连。该组件被用锯条或激光切割工具346通过衬底162单体化成单独的半导体封装350。

[0093] 半导体管芯124的尺寸可以根据半导体管芯124的设计和功能而变，并且可以具有相对大的占位空间。同样地，衬底162的尺寸可以根据半导体管芯124的设计和功能而变，并且可以具有相对大的占位空间以便容纳半导体管芯124的尺寸且提供来自半导体管芯124的充分热耗散。因此，半导体管芯124的外围边缘或周界与衬底162的外围边缘或周界之间的距离或间隙可以是相对大的，使得衬底162易于在热和机械应力下翘曲。在半导体管芯124周围的沟道270中沉淀CUF 286在不向半导体封装350添加显著体积的情况下向衬底162提供附加结构支撑。另外，由于CUF 286在在半导体管芯124与衬底162之间沉积CUF 286的同一处理阶段期间被沉积在沟道270中，所以CUF 286在不显著增加制造时间或成本的情况下向衬底162提供附加结构支撑。

[0094] 图14示出了单体化之后的半导体封装350。半导体管芯124利用凸块134被电连接到衬底162。半导体管芯124周围的绝缘层158的一部分被去除以形成半导体管芯124周围的沟道270。沟道270仅部分地通过绝缘层158延伸，使得沟道270内的绝缘层158的表面276相对于绝缘层158的暴露表面278凹陷或垂直地偏移。由于仅部分地通过绝缘层158形成沟道270，所以绝缘层158保持沟道270内的衬底144之上的覆盖，其在同时地避免衬底144与CUF 286之间的减小的抗剪强度的同时允许在沟道270中沉积CUF 286。CUF
286向沟道270内的衬底162提供附加结构支撑以在不显著地增加半导体封装350的重量或体积的情况下防止衬底162由于机械和热应力而翘曲。另外，由于CUF 286在在半导体管芯124与衬底162之间沉积CUF 286的同一处理阶段期间被沉积在沟道270中，所以CUF
286在不显著增加半导体封装350的制造时间或成本的情况下向衬底162提供附加结构支撑。

[0095] 在导电层150上形成多个凸块344以用于与衬底162和具有附加部件的半导体管芯124的垂直电互连。另外，散热器340被使用TIM 334安装在半导体管芯124和衬底162之上。散热器340和TIM 334形成导热路径，其分布并耗散由半导体管芯124的高频电子部件产生的热量并增加半导体封装350的热性能。散热器340具有被安装于半导体管芯124和衬底162之上的TIM 334且跨衬底162延伸的水平部分340a。散热器340具有相对于水平部分340a垂直地或成角度延伸以用水平部分340c将散热器340机械和电连接到衬底162的支腿部分340b。支腿部分340b可以从半导体管芯124的每个边缘周围的水平部分
340a延伸，或者可以留下被暴露以提供围绕半导体管芯124的附加气流的半导体管芯124的一个或多个边缘。

[0096] 半导体管芯124的尺寸可以根据半导体管芯124的设计和功能而变，并且可以具有相对大的占位空间。同样地，衬底162的尺寸可以根据半导体管芯124的设计和功能而变，并且可以具有相对大的占位空间以便容纳半导体管芯124的尺寸且提供来自半导体管芯124的充分热耗散。因此，半导体管芯124的外围边缘或周界与衬底162的外围边缘或周界之间的距离或间隙可以是相对大的，使得衬底162易于在热和机械应力下翘曲。在半导体管芯124周围的沟道270中沉淀CUF 286在不向半导体封装350添加显著体积的情况下向衬底162提供附加结构支撑。另外，由于CUF 286在在半导体管芯124与衬底162之间沉积CUF 286的同一处理阶段期间被沉积在沟道270中，所以CUF 286在不显著增加封装的制造时间或成本的情况下向衬底162提供附加结构支撑。

[0097] 虽然已详细地图示出本发明的一个或多个实施例，技术人员将认识到在不脱离如在以下权利要求中阐述的本发明的范围的情况下可以对那些实施例进行变更和修改。

标题	发布/更新时间	阅读量
高流动低翘曲PPS-专利编号CN107880551A	2020-05-11	340
抗翘曲铜箔-专利编号CN106048666B	2020-05-11	92
抗翘曲铜箔-专利编号CN106048666A	2020-05-11	110
一种抗翘曲基板-专利编号CN109950212A	2020-05-12	486
一种防翘曲装置-专利编号CN105651590A	2020-05-12	263
翘曲图像电路-专利编号CN101165539A	2020-05-13	709
低翘曲模塑制品-专利编号CN104350101A	2020-05-12	150
睫毛翘曲器-专利编号CN1156014A	2020-05-11	747
抗翘曲封装基板-专利编号CN103050475A	2020-05-13	245
防翘曲FPC-专利编号CN205912333U	2020-05-13	238

控制半导体封装中的翘曲的半导体器件和方法

控制半导体封装中的翘曲的半导体器件和方法

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