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集成电路和制造集成电路的计算机实现方法

阅读：707发布：2020-05-11

IPRDB可以提供集成电路和制造集成电路的计算机实现方法专利检索，专利查询，专利分析的服务。并且提供了一种制造集成电路的计算机实现方法、集成电路和限定集成电路的标准单元。制造集成电路的计算机实现方法包括：对限定集成电路的多个标准单元进行布局；从包括在布局的标准单元中的多个时序路径之中选择时序关键路径；以及从包括在时序关键路径中的多条线之中选择至少一条线作为至少一条时序关键线。所述计算机实现方法还包括：用气隙层对至少一条时序关键线进行预布线；对未选择的线进行布线；使用预布线的至少一条时序关键线和布线的未选择的线来生成布图；基于布图制造集成电路。，下面是集成电路和制造集成电路的计算机实现方法专利的具体信息内容。

权利要求

1.一种制造集成电路的计算机实现方法，所述计算机实现方法包括：对限定集成电路的多个标准单元进行布局；

从包括在布局的标准单元中的多个时序路径之中选择时序关键路径；

从包括在时序关键路径中的多条线之中选择至少一条线作为至少一条时序关键线；

用气隙层对所述至少一条时序关键线进行预布线；

对未选择的线进行布线；

使用所述预布线的至少一条时序关键线和所述布线的未选择的线来生成布图；以及基于布图制造集成电路。

2.根据权利要求1所述的计算机实现方法，其中，不用气隙层对未选择的线进行布线。

3.根据权利要求1所述的计算机实现方法，其中，气隙层包括气隙图案，用不包括气隙图案的层对未选择的线进行布线。

4.根据权利要求1所述的计算机实现方法，其中，未选择的线被包括在来自所述多个时序路径之中的至少一个非关键路径中。

5.根据权利要求1所述的计算机实现方法，其中，未选择的线包括在时序关键路径中。

6.根据权利要求1所述的计算机实现方法，其中，从时序关键路径的输入到时序关键路径的输出的总时序延迟超过时序约束。

7.根据权利要求1所述的计算机实现方法，其中，制造集成电路的步骤包括：基于布图生成掩模；以及

使用掩模制造集成电路。

8.根据权利要求1所述的计算机实现方法，其中，所述计算机实现方法还包括以下步骤：对布局的标准单元进行试验布线；以及

对试验布线的标准单元执行时序分析以产生时序分析数据，其中，基于所述时序分析数据从所述多个时序路径之中选择时序关键路径。

9.根据权利要求1所述的计算机实现方法，其中，所述计算机实现方法还包括以下步骤：对标准单元执行时序分析以产生时序分析数据，其中，基于所述时序分析数据从所述多个时序路径之中选择时序关键路径。

10.根据权利要求9所述的计算机实现方法，其中，基于时序分析数据将所述至少一条线选择为所述至少一条时序关键线。

11.根据权利要求1所述的计算机实现方法，其中，在集成电路设计工艺的后端设计工艺期间执行对所述多个标准单元进行布局、对所述至少一条时序关键线进行预布线以及对未选择的线进行布线。

12.根据权利要求1所述的计算机实现方法，其中，使用布局布线工具来对所述多个标准单元进行布局。

13.根据权利要求1所述的计算机实现方法，其中，所述至少一条时序关键线包括：第一导电图案，在第一方向上延伸；

第二导电图案，在与第一方向不同的第二方向上延伸；以及第一通孔，使第一导电图案和第二导电图案电连接，其中气隙层包括：

第一气隙图案，在第一方向上延伸并设置在第一导电图案的第一侧上；以及第二气隙图案，在第二方向上延伸并设置在第二导电图案的第一侧上。

14.根据权利要求13所述的计算机实现方法，其中，第一方向基本垂直于第二方向。

15.根据权利要求13所述的计算机实现方法，其中，第一导电图案和第二导电图案是在与第一方向和第二方向不同的第三方向上的连续的导电图案。

16.根据权利要求13所述的计算机实现方法，其中，第一导电图案和第二导电图案是在与第一方向和第二方向不同的第三方向上的非连续的导电图案。

17.根据权利要求13所述的计算机实现方法，其中，所述至少一条时序关键线还包括：第三导电图案，在第二方向上延伸并且通过第一通孔连接到第一导电图案；

第四导电图案，在第一方向上延伸；

第二通孔，使第三导电图案和第四导电图案连接；以及第三通孔，使第四导电图案和第二导电图案连接，其中，第三导电图案和第四导电图案设置在第一导电图案和第二导电图案之间。

18.根据权利要求13所述的计算机实现方法，其中，所述至少一条时序关键线还包括：第三导电图案，在第一方向上延伸；以及第二通孔，使第二导电图案和第三导电图案电连接；

其中，气隙层还包括：

第三气隙图案，在第一方向上延伸并设置在第三导电图案的第一侧上。

19.根据权利要求13所述的计算机实现方法，其中，气隙层还包括在第一方向上延伸并设置在第一导电图案的与第一导电图案的第一侧相对的第二侧上的第三气隙图案，以及在第二方向上延伸并设置在第二导电图案的与第二导电图案的第一侧相对的第二侧上的第四气隙图案。

20.根据权利要求1所述的计算机实现方法，其中，基于所述至少一条线的高度和宽度中的至少一者将所述至少一条线选择为所述至少一条时序关键线。

21.根据权利要求1所述的计算机实现方法，其中，基于电连接到所述至少一条线的通孔的高度和宽度中的至少一者来将所述至少一条线选择为所述至少一条时序关键线。

22.一种集成电路，所述集成电路包括：第一导电图案，在第一方向上延伸；

第二导电图案，在与第一方向不同的第二方向上延伸；

第一通孔，使第一导电图案和第二导电图案电连接；

第一气隙图案，在第一方向上延伸并设置在第一导电图案的第一侧上；

第二气隙图案，在第一方向上延伸并设置在第一导电图案的第二侧上，其中，第一导电图案的第一侧与第一导电图案的第二侧相对；

第三气隙图案，在第二方向上延伸并且设置在第二导电图案的第一侧上；以及第四气隙图案，在第二方向上延伸并设置在第二导电图案的第二侧上，其中，第二导电图案的第一侧与第二导电图案的第二侧相对。

23.一种集成电路，所述集成电路包括：第一导电图案，在第一方向上延伸；

第二导电图案，在不同于第一方向的第二方向上延伸；

第一通孔，使第一导电图案和第二导电图案电连接；

第一气隙图案，在第一方向上延伸并设置在第一导电图案的第一侧上；以及第二气隙图案，在第二方向上延伸并设置在第二导电图案的第一侧上。

24.一种集成电路，所述集成电路包括：第一导电图案，在第一方向上延伸；

第二导电图案，在与第一方向不同的第二方向上延伸；

第三导电图案，在第一方向上延伸；

第一气隙图案，在第一方向上延伸并设置在第一导电图案的第一侧上；

第二气隙图案，在第二方向上延伸并设置在第二导电图案的第一侧上；以及第三气隙图案，在第一方向上延伸并设置在第三导电图案的第一侧上，其中，第一导电图案、第二导电图案、第三导电图案、第一气隙图案、第二气隙图案和第三气隙图案设置在同一层中。

25.一种限定集成电路的标准单元，所述标准单元包括：第一有源区；

第二有源区；

多个鳍，在第一方向上延伸；

多条第一金属线，在与第一方向交叉的第二方向上延伸；

第二金属线，在第一方向上延伸，其中，所述多条第一金属线和第二金属线设置在第一有源区和第二有源区之间；

多个第一气隙图案，在第二方向上延伸并设置在所述多条第一金属线之间；以及第二气隙图案，在第一方向上延伸并设置在第二金属线的第一侧上。

说明书全文

集成电路和制造集成电路的计算机实现方法

[0001] 本申请要求于2016年2月11日提交的第10-2016-0015820号韩国专利申请、于2016年8月5日提交的第10-2016-0100122号韩国专利申请和于2017年1月31日提交的第15/420,514号美国专利申请的优先权，该韩国专利申请的公开通过引用全部包含于此。

技术领域

[0002] 发明构思的示例性实施例涉及一种集成电路，更具体地，涉及包括一种包括气隙层的集成电路以及制造该集成电路的计算机实现方法。

背景技术

[0003] 随着半导体工艺技术的改进，工艺正在变得越来越精细。结果，寄生电容可以随着导电图案之间的间隔的减小而增加。为了减小寄生电容，正在实施其中气隙图案位于导电图案之间的气隙技术。因为空气具有小的介电常数，所以可以通过气隙图案减小寄生电容，并且可以提高半导体芯片的操作速度。

发明内容

[0004] 根据发明构思的示例性实施例，制造集成电路的计算机实现方法包括：对限定集成电路的多个标准单元进行布局；从包括在布局的标准单元中的多个时序路径之中选择时序关键路径；从包括在时序关键路径中的多条线之中选择至少一条线作为至少一条时序关键线；用气隙层对至少一条时序关键线进行预布线；对未选择的线进行布线；使用预布线的至少一条时序关键线和布线的未选择的线络来生成布图；基于布图制造集成电路。

[0005] 根据发明构思的示例性实施例，集成电路包括：第一导电图案，在第一方向上延伸；第二导电图案，在与第一方向不同的第二方向上延伸；第一通孔，电连接第一导电图案和第二导电图案；以及第一气隙图案至第四气隙图案。第一气隙图案在第一方向上延伸并设置在第一导电图案的第一侧上。第二气隙图案在第一方向上延伸并设置在第一导电图案的第二侧上。第一导电图案的第一侧与第一导电图案的第二侧相对。第三气隙图案在第二方向上延伸并且设置在第二导电图案的第一侧上。第四气隙图案在第二方向上延伸并设置在第二导电图案的第二侧上。第二导电图案的第一侧与第二导电图案的第二侧相对。

[0006] 根据发明构思的示例性实施例，集成电路包括：第一导电图案，在第一方向上延伸；第二导电图案，在与第一方向不同的第二方向上延伸；第一通孔，电连接第一导电图案和第二导电图案；第一气隙图案，在第一方向上延伸并设置在第一导电图案的第一侧上；第二气隙图案，在第二方向上延伸并设置在第二导电图案的第一侧上。

[0007] 根据发明构思的示例性实施例，集成电路包括：第一导电图案，在第一方向上延伸；第二导电图案，在与第一方向不同的第二方向上延伸；第三导电图案，在第一方向上延伸；以及第一气隙图案至第三气隙图案。第一气隙图案在第一方向上延伸并设置在第一导电图案的第一侧上。第二气隙图案在第二方向上延伸并设置在第二导电图案的第一侧上。第三气隙图案在第一方向上延伸并设置在第三导电图案的第一侧上。第一导电图案、第二导电图案、第三导电图案、第一气隙图案、第二气隙图案和第三气隙图案设置在同一层中。

[0008] 根据发明构思的示例性实施例，限定集成电路的标准单元包括：第一有源区；第二有源区；多个鳍，在第一方向上延伸；多条第一金属线，在与第一方向交叉的第二方向上延伸；第二金属线，在第一方向上延伸。多条第一金属线和第二金属线设置在第一有源区和第二有源区之间。标准单元还包括在第二方向上延伸并设置在多条第一金属线之间的多个第一气隙图案，以及在第一方向上延伸并设置在第二金属线的第一侧上的第二气隙图案。

附图说明

[0009] 通过参照附图详细地描述本发明构思的示例性实施例，本发明构思的以上和其它特征将变得更加明显，在附图中：

[0010] 图1是示出根据发明构思的示例性实施例的制造集成电路的方法的流程图。

[0011] 图2A和图2B是分别示出根据本发明构思的示例性实施例的包括气隙层的集成电路的剖视图。

[0012] 图3和图4示出了根据发明构思的示例性实施例的集成电路设计系统。

[0013] 图5是示出根据发明构思的示例性实施例的设计集成电路的方法的流程图。

[0014] 图6是示出根据发明构思的示例性实施例的设计集成电路的方法的流程图。

[0015] 图7是描绘根据发明构思的示例性实施例的时序分析结果的曲线图。

[0016] 图8示出了根据发明构思的示例性实施例的使用气隙层进行布线(route)的布线结构。

[0017] 图9A至9E是示出根据发明构思的示例性实施例的用气隙层进行布线的时序关键线(timing critical net)的透视图。

[0018] 图10示出了根据发明构思的示例性实施例的使用正常层进行布线的布线结构。

[0019] 图11A是示出根据发明构思的示例性实施例的通过应用气隙图案进行布线的集成电路的平面图。

[0020] 图11B是示出根据发明构思的示例性实施例的图11的集成电路的透视图。

[0021] 图12A是示出根据发明构思的示例性实施例的通过应用气隙图案进行布线的集成电路的平面图。

[0022] 图12B是示出根据发明构思的示例性实施例的图12A的集成电路的透视图。

[0023] 图13A是示出根据发明构思的示例性实施例的通过应用气隙图案进行布线的集成电路的平面图。

[0024] 图13B是示出根据发明构思的示例性实施例的图13A的集成电路的透视图。

[0025] 图14A是示出根据发明构思的示例性实施例的通过应用气隙图案进行布线的集成电路的平面图。

[0026] 图14B是示出根据发明构思的示例性实施例的图14A的集成电路的透视图。

[0027] 图15是示出根据发明构思的示例性实施例的通过应用气隙图案进行布线的集成电路的透视图。

[0028] 图16是示出根据发明构思的示例性实施例的通过应用气隙图案进行布线的集成电路的透视图。

[0029] 图17是包括在根据发明构思的示例性实施例的集成电路中的标准单元的布图。

[0030] 图18是示出根据发明构思的示例性实施例的存储介质的框图。

具体实施方式

[0031] 在下文中将参照附图更充分地描述本发明构思的示例性实施例。贯穿附图同样的附图标号可以指示同样的元件。

[0032] 将理解的是，这里使用术语“第一”、“第二”、“第三”等来将一个元件与另一元件区分开，元件不受这些术语的限制。因此，示例性实施例中的“第一”元件可以在另一示例性实施例中被描述为“第二”元件。还将理解的是，如本领域的普通技术人员将理解的，当两个组件或方向被描述为彼此基本平行地或基本垂直地延伸时，所述两个组件或方向彼此完全平行地或者完全垂直地延伸，或者彼此近似平行地或近似垂直地延伸。

[0033] 图1是示出根据发明构思的示例性实施例的制造集成电路的方法的流程图。

[0034] 参照图1，根据示例性实施例，制造集成电路的方法可以包括集成电路设计操作S10和集成电路制造工艺S20。集成电路设计操作S10可以包括其中使用设计集成电路的工具来设计集成电路的布图的操作S110至操作S130。在这种情况下，设计集成电路的工具可以是包括由处理器执行的多条指令的程序。程序可以存储在存储器中。因此，集成电路设计操作S10可以被称作为可由处理器执行的设计集成电路的计算机实现方法。集成电路制造工艺S20对应于根据基于设计的布图的集成电路制造半导体装置的操作，并且可以由半导体处理装置来执行。

[0035] 集成电路可以被多个单元限定。例如，可以使用包括多个单元的特性信息的单元库来设计集成电路。例如，在单元库中，可以限定单元名称、尺寸、栅宽(gate width)、引脚、延迟特性、漏电流、阈值电压和单元功能。在示例性实施例中，单元库可以是标准单元库。标准单元库可以包括诸如以多个标准单元的布图信息和时序信息为例的信息。包括标准单元库的单元库可以存储在计算机可读存储介质中。

[0036] 在操作S110中，可以对限定集成电路的标准单元进行布局。例如，可以使用布局布线(placement and routing，P/R)工具由处理器来执行操作S110。首先，接收限定集成电路的输入数据。这里，可以通过使用标准单元库通过合成限定在用于集成电路的行为的摘要表中的数据(例如，限定在寄存器传输级(RTL)中的数据)来生成输入数据。输入数据可以是例如通过合成由VHSIC硬件描述语言(VHDL)和硬件描述语言(HDL)(例如，以VERILOG为例)限定的集成电路而生成的比特流或网表。随后，访问存储标准单元库的存储介质，并且对根据输入数据从存储在标准单元库中的多个标准单元之中所选择的标准单元进行布局。

[0037] 在操作S120中，如下面进一步描述的用气隙层(air-gap layer)对从所布局的标准单元选择的线(net)进行预布线。在操作S130中，(例如，不用气隙层)对不选自于所布局的标准单元的线进行布线。这里，气隙层指包括气隙或气隙图案的层。例如，可以选择包括在所布局的标准单元中的多条线中的至少一条线，所选择的至少一条线可以被分配给气隙层。在示例性实施例中，如下面进一步描述的，至少一条线可以对应于时序关键路径的一条线。

[0038] 这里，线可以表示集成电路的等效电路图中的等电位。一条线可以对应于集成电路的布图中的一个互连。互连可以对应于例如包括彼此电连接的多个布线层和通孔的布线结构。每个布线层可以包括例如多个导电图案。形成在可设置在不同的水平面上的布线层中的导电图案可以通过由导电材料形成的通孔彼此电连接。在示例性实施例中，布线层可以包括作为导电材料的金属，并且可以被称为金属层。在示例性实施例中，布线层可以包括除金属之外的导电材料。

[0039] 根据示例性实施例，线可以包括第一布线层中所包括的第一导电图案、第二布线层中所包括的第二导电图案以及设置在第一导电图案和第二导电图案之间的通孔，所述通孔使第一导电图案和第二导电图案电连接。第一布线层和第二布线层可以设置在不同水平面处。然而，发明构思不限于此。例如，在示例性实施例中，线可以包括同一布线层中所包括的导电图案。此外，在示例性实施例中，线可以包括第一布线层中所包括的多个第一导电图案以及第二布线层中所包括的多个第二导电图案。

[0040] 根据示例性实施例，由于气隙图案设置为相邻(例如，直接相邻)于与所选的线对应的导电图案，所以可以由气隙层对所选的线进行预布线。在示例性实施例中，气隙层可以由双向气隙层来实现。例如，包括在气隙层中的气隙图案可以在第一方向上延伸或者可以在基本垂直于第一方向的第二方向上延伸。在下文中，将参照图2A描述根据示例性实施例的气隙层。

[0041] 图2A是示出根据发明构思的示例性实施例的包括气隙层的集成电路IC的剖视图。

[0042] 参照图2A，集成电路IC可以包括第一布线层至第三布线层M1、M2和M3、第一绝缘层ILD1、第二绝缘层ILD2、第一阻挡层BM1和第二阻挡层BM2。集成电路IC可以例如根据图1的工艺S10来设计，并且可以例如根据图1的工艺S20来制造。

[0043] 第一布线层M1可以在X方向上延伸，第一阻挡层BM1可以包括设置在第一布线层M1上的多个阻挡层，第一绝缘层ILD1可以设置在第一阻挡层BM1上。第二布线层M2可以设置在第一绝缘层ILD1上并且在Y方向上延伸，第二阻挡层BM2可以包括设置在第二布线层M2上的多个阻挡层，第二绝缘层ILD2可以设置在第二阻挡层BM2上。第一绝缘层ILD1和第二绝缘层ILD2可以被称为层间电介质。第三布线层M3设置在第二绝缘层ILD2上并且在X方向上延伸。

[0044] 在示例性实施例中，可以预先选择将要分配给气隙层AGL的第一布线层M1至第三布线层M3中的一个布线层。在示例性实施例中，可以基于第一布线层M1至第三布线层M3的高度和/或宽度来选择将要分配给气隙层AGL的布线层。例如，来自第一布线层M1至第三布线层M3之中的具有相对大的高度和/或宽度的布线层可以具有相对低的电阻。该布线层可以被选择为气隙层。例如，诸如第一布线层M1的较低水平面的布线层的电阻可以高于诸如第三布线层M3的较高水平面的布线层的电阻。在示例性实施例中，可以基于连接第一布线层M1至第三布线层M3的通孔的高度和/或宽度来选择将要分配给气隙层AGL的布线层。例如，较低水平面的布线层(诸如第一布线层M1)的通孔的电阻可以低于较高水平面的布线层(诸如第三布线层M3)的通孔的电阻。在示例性实施例中，可以基于第一布线层M1至第三布线层M3的高度和/或宽度以及连接第一布线层M1至第三布线层M3的通孔的高度和/或宽度来选择将要分配为气隙层AGL的布线层。

[0045] 在示例性实施例中，如图2A中示出的，第二布线层M2可以分配给包括气隙图案AGP的气隙层AGL，第一布线层M1和第三布线层M3可以分配给不包括气隙图案AGP的正常层。在示例性实施例中，第二布线层M2可以用气隙层AGL来进行预布线，第一布线层M1和第三布线层M3可以用正常层来进行布线。因此，第一布线层至第三布线层M1、M2和M3可以通过两级布线方案(two-stage wiring scheme)来进行布线。在示例性实施例中，可以在用正常层对其它层进行布线之前或在用正常层对其它层进行布线之后，利用气隙层AGL对用气隙层AGL预布线的布线层进行预布线。

[0046] 根据示例性实施例，第二布线层M2可以包括在Y方向上延伸的导电图案的CPT，以及设置在导电图案的CPT之间的气隙图案AGP。可以通过用空气替代导电图案CPT之间的金属间电介质(IMD)材料来产生气隙图案AGP。因为空气的介电系数为1(这是低值)，所以气隙图案AGP可以减小导电图案的CPT之间的寄生电容，并因此可以提高包括集成电路IC的半导体芯片的操作速度。然而，因为在产生气隙图案AGP时，诸如掩模成本的工艺成本增加，所以当包括在集成电路IC中的第一布线层至第三布线层M1、M2和M3中的所有布线层用气隙层来实现时，芯片的制造成本显著地增加。

[0047] 因此，根据示例性实施例，不用气隙层来实现包括在集成电路IC中的所有的层(例如，图2A中示出的示例性实施例中的第一布线层至第三布线层M1、M2和M3)。相反，可以用气隙层来实现诸如以图2A中示出的示例性实施例中的仅第二布线层M2为例的仅一些层(例如，与时序关键路径的线对应的层)。因此，可以在不显著地增加制造成本的情况下改善集成电路IC的性能的提高。例如，根据示例性实施例，实现集成电路IC的芯片的操作速度可以提高到与其中用气隙层实现集成电路的所有的层的集成电路的操作速度基本相同的水平。

[0048] 图2B是示出根据发明构思的示例性实施例的包括气隙层的集成电路IC'的剖视图。

[0049] 参照图2B，集成电路IC'可以包括第一布线层至第三布线层M1、M2'和M3、第一绝缘层ILD1、第二绝缘层ILD2、第一阻挡层BM1和第二阻挡层BM2。图2B中示出的示例性实施例包括与图2A中示出的示例性实施例的某些相似之处。为了便于解释，这里可以省略对先前参照图2A描述的元件和构造的进一步详细的描述。在示例性实施例中，第二布线层M2'可以分配给包括气隙图案AGP的气隙层AGL，第一布线层M1和第三布线层M3可以分配给不包括气隙图案AGP的一般层。

[0050] 根据示例性实施例，第二布线层M2'可以包括在Y方向上延伸的导电图案CPT。例如，导电图案CPT可以包括第一导电图案CPT1、第二导电图案CPT2和第三导电图案CPT3，其中，第一导电图案CPT1具有设置在其相对的两个侧表面上的气隙图案AGP，第二导电图案CPT2具有设置在它的一个侧表面上的气隙图案AGP，第三导电图案CPT3不具有设置在其任一相对的两个侧表面上的气隙图案AGP。因此，第一导电图案CPT1和第二导电图案CPT2可以被称为气隙导电图案，第三导电图案CPT3可以被称为正常导电图案。因此，在示例性实施例中，可以用气隙导电图案来实现包括在气隙层AGL(例如，图2B中示出的示例性实施例中的第二布线层M2')中的导电图案CPT中的一个。

[0051] 往回参照图1，在操作S130之后，可以将限定集成电路的输出数据提供到半导体工艺装置。这里，输出数据可以具有包括标准单元的所有布图信息的格式。例如，输出数据可以包括所有层的图案信息，并且可以具有例如图形设计系统(GDS)II格式。此外，输出数据可以具有包括标准单元的外部信息(诸如以标准单元的引脚为例)的格式。例如，输出数据可以具有库交换格式(LEF)或MILKYWAY格式。

[0052] 如上所述，根据示例性实施例，可以通过对布置的标准单元施用两级布线方案来执行布线。例如，针对布置的标准单元的布线可以包括诸如操作S120的第一布线操作和诸如操作S130的第二布线操作。例如，来自布置的标准单元中的多个时序关键路径之中的时序关键路径的至少一条线可以分配给气隙层，并且剩余的线可以分配给正常层。因此，可以通过使用少量的气隙层来制造高性能的集成电路。

[0053] 设计集成电路的操作S10可以包括上面描述的操作S110至操作S130。然而，发明构思不限于此。例如，在示例性实施例中，操作S10可以包括与设计集成电路相关的各种操作，诸如以标准单元库的生成、标准单元库的纠正以及布图的验证为例。此外，在示例性实施例中，操作S110至操作S130可以对应于集成电路设计工艺的后端设计工艺，可以在操作S110之前执行前端设计工艺。前端设计工艺可以包括例如设计规范的确定、动作级别的建模和验证、寄存器传输级(RTL)的设计、功能的验证、逻辑的合成以及门级的验证(或者预布图的仿真)。

[0054] 在操作S140中，基于布图生成掩模。例如，首先，可以基于布图执行光学邻近校正(OPC)。OPC指根据光学邻近效应在反映错误的同时改变布图的工艺。随后，可以根据基于OPC性能结果改变的布图来制造掩模。然后，可以使用反映OPC的布图(诸如以其上反映OPC的图形数据系统(GDS)为例)来制造掩模。

[0055] 在操作S150中，使用掩模制造集成电路。例如，通过使用掩模对诸如晶片的半导体基底执行各种半导体工艺来形成其中实现集成电路的半导体装置。使用掩模的工艺可以指例如通过光刻工艺的图案化工艺。可以通过图案化工艺在半导体基底或材料层上形成期望的图案。半导体工艺可以包括例如沉积工艺、蚀刻工艺、电离工艺和清洁工艺。半导体工艺还可以包括例如封装工艺，所述封装工艺包括在印刷电路板(PCB)上安装半导体装置并用密封剂密封半导体。半导体工艺还可以包括例如测试半导体装置或封装件的测试工艺。

[0056] 图3是根据发明构思的示例性实施例的集成电路设计系统10。

[0057] 参照图3，集成电路设计系统10可以包括处理器11、工作存储器13、输入/输出装置15、辅助存储17和总线19。集成电路设计系统10可以执行图1的集成电路设计工艺S10。在示例性实施例中，集成电路设计系统10可以由集成装置来实现，并因此可以被称为集成电路设计设备。集成电路设计系统10可以被设置为用于设计半导体装置的集成电路的专用设备，并且可以是用于驱动各种仿真工具或设计工具的计算机。

[0058] 处理器11可以被构造为运行执行用于设计集成电路的各种操作中的至少一种操作的指令。处理器11可以通过总线19与工作存储器13、输入/输出(I/O)装置15和辅助存储17执行通信。处理器11可以通过驱动在工作存储器13中加载的布局布线(placement and routing，P&R)模块13a和时序分析模块(timing analysis module)13b来运行设计集成电路的操作。例如，处理器11可以通过运行存储在与P&R和时序分析相关的存储器中的指令来运行设计集成电路的操作。

[0059] 工作存储器13可以存储P&R模块13a(例如，与P&R相关的指令)和时序分析模块13b(例如，与时序分析相关的指令)。P&R模块13a和时序分析模块13b可以从辅助存储17加载到工作存储器13。工作存储器13可以是诸如以静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)为例的易失性存储器，或者可以是诸如以相变随机存取存储器(PRAM)、磁阻随机存取存储器(MRAM)、电阻式随机存取存储器(ReRAM)或NOR闪存为例的非易失性存储器。

[0060] P&R模块13a可以是例如包括用于执行根据图1的操作S110的布置操作以及根据图1的操作S120和操作S130的布线操作的指令的程序。时序分析模块13b可以是例如包括用于确定是否满足时序约束的指令的程序。确定是否满足时序约束的步骤可以包括例如对布置的标准单元中的所有时序路径执行时序分析。时序分析模块13b可以指例如静态时序分析(STA)工具。

[0061] 输入/输出装置15可以控制来自用户接口装置的用户输入和输出。输入/输出装置15可以包括诸如以键盘、鼠标或触摸板为例的输入装置，并且可以接收限定集成电路的输入数据。输入/输出装置15可以包括诸如以显示器或扬声器为例的输出装置，并且可以显示例如布置结果、布线结果或时序分析结果。

[0062] 辅助存储17可以存储与P&R模块13a和时序分析模块13b相关的各种数据。辅助存储17可以包括例如存储卡(例如，多媒体卡(MMC)、嵌入式多媒体卡(eMMC)、安全数字(SD)、microSD等)、固态驱动器和硬盘驱动器。

[0063] 图4是根据发明构思的示例性实施例的集成电路设计系统20。

[0064] 参照图4，集成电路设计系统20可以包括用户装置21、集成电路设计平台22和辅助存储23。集成电路设计系统20可以执行图1的集成电路设计操作S10。在示例性实施例中，用户装置21、集成电路设计平台22和辅助存储23中的至少一个可以是单独的装置，用户装置21、集成电路设计平台22和辅助存储23可以经由有线/无线通信通过网络进行彼此通信。在示例性实施例中，用户装置21、集成电路设计平台22和辅助存储23中的至少一个可以设置在与其它组件的位置不同的位置处。

[0065] 用户装置21可以包括处理器21a和用户界面(UI)21b。处理器21a可以根据通过UI 21b的用户输入来驱动集成电路设计平台22。集成电路设计平台22是用于设计集成电路的一组计算机可读指令，并且可以包括P&R模块22a(例如，对应于与P&R相关的指令)和时序分析模块22b(例如，对应于与时序分析相关的指令)。辅助存储23可以包括单元库数据库(DB)
23a和布图DB 23b。单元库DB 23a存储与用于生成集成电路的布图所使用的单元相关的信息，布图DB 23b存储与由P&R模块22a生成的布图相关的信息(例如，布图的物理信息)。

[0066] 图5是示出根据发明构思的示例性实施例的设计集成电路的方法S10A的流程图。

[0067] 参照图5，根据示例性实施例的设计集成电路的方法S10A可以对应于图1的集成电路设计操作S10的实施。可以例如由图3的集成电路设计系统10的处理器11或图4的集成电路设计系统20的处理器21a执行设计集成电路的方法S10A。

[0068] 在操作S210中，执行布图规划(floor planning)。布图规划是布局规划阶段，并且指简要规划对标准单元和宏单元布局/布线的方式的操作。例如，布图规划可以包括诸如以在芯片中对I/O焊盘(pad)、标准单元、随机存取存储器(RAM)等进行布局为例的操作。

[0069] 在操作S220中，对限定集成电路的标准单元进行布局。在下文中，可以执行布局后优化。在操作S230中，执行时钟树合成(clock tree synthesis)。时钟树合成指在生成电路的布图时自动生成时钟网络并在合适的位置处插入缓冲器的操作。一旦在操作S220和S230中对标准单元进行布局并执行时钟树合成，则完成了标准单元的布局。

[0070] 在操作S240中，选择气隙层。在示例性实施例中，可以选择包括在所布局的标准单元中的多个时序路径中的时序关键路径，并且可以将时序关键路径分配给气隙层。在操作S250中，选择时序关键路径上的线(在下文中也称为时序关键线(timing critical net))。在示例性实施例中，包括在时序关键路径的范围内的线可以被选择为时序关键线。在示例性实施例中，可以在布局操作S220期间执行操作S240和/或操作S250。在示例性实施例中，可以在预布线操作S260和布线操作S270期间执行操作S240和/或操作S250。

[0071] 在示例性实施例中，集成电路设计方法还可以包括在操作S250之后重新选择时序关键线的操作。例如，可以基于例如时序关键线的延迟、与时序关键线对应的布线层的物理条件等，从气隙层目标线中排除一些时序关键线。可以经由重新选择操作来排除这些先前选择的时序关键线。

[0072] 在示例性实施例中，可以比较与使用气隙导电图案(例如，图2B的CPT1或CPT2)对时序关键线进行布线的情况对应的延迟(例如，气隙导电图案布线的延迟)以及与使用正常导电图案(例如，图2B的CPT3)对时序关键线进行布线的情况对应的延迟(例如，正常导电图案布线的延迟)，并且基于比较结果重新选择时序关键线。例如，当所选择的时序关键线中的第一线的长度较小时(例如，当第一线连接同一布线层的两个连接点时)，对第一线进行布线的气隙导电图案的延迟可以大于正常导电图案布线的延迟。因此，可以(例如，经由重新选择操作)从所选择的时序关键线排除第一线。

[0073] 在示例性实施例中，可以确定与时序关键线对应的导电图案和相邻导电图案之间的空间是否小于阈值，并且可以基于确定结果重新选择时序关键线。例如，在示例性实施例中，如果与所选择的时序关键线的第一线对应的导电图案附近的空间不小于阈值，则可以(例如，经由重新选择操作)从所选择的时序关键线排除第一线。

[0074] 此外，在示例性实施例中，可以确定与时序关键线相对应的导电图案的位置，并且可以基于确定结果重新选择时序关键线。例如，当与所选择的时序关键线的第一线对应的导电图案位于布线层的远端时，可以(例如，经由重新选择操作)从所选择的时序关键线排除第一线。

[0075] 在操作S260中，在气隙层上以高优先级对时序关键线进行预布线。在操作S270中，对所布局的标准单元中的时序路径的非关键路径的线(在下文中也称为未选择的线)进行布线。以这种方式，根据示例性实施例，在设计集成电路的方法S10A中，可以通过施用两级布线方案而使用少量的气隙层来实现高性能的集成电路，其中在气隙层上以相对高的优先级对包括在时序关键路径中的线进行预布线，并且其中在没有气隙层的情况下以相对低的优先级对非关键路径的线进行布线。

[0076] 图6是示出根据发明构思的示例性实施例的设计集成电路的方法S10B的流程图。

[0077] 参照图6，根据示例性实施例的设计集成电路的方法S10B可以对应于图5的集成电路设计过程S10A的实施。可以例如由图3的集成电路设计系统10的处理器11或图4的集成电路设计系统20的处理器21a来执行设计集成电路的方法S10B。

[0078] 在操作S130中，对限定集成电路的多个标准单元进行布局。可以例如使用P&R工具(例如，图3的组件13a或图4的组件22a)来执行操作S310。在示例性实施例中，操作S310可以对应于图5的操作S220。此外，在示例性实施例中，操作S310可以对应于图5的操作S220和操作S230。

[0079] 在操作S320中，可以对所布局的标准单元进行试验布线。这里，试验布线是指用于排序时序关键路径的布线。然而，本发明构思不限于此。例如，在示例性实施例中可以省略操作S320。例如，当仅通过由于操作S310的标准单元的布局信息来使能时序分析时，可以省略操作S320。在操作S330中，执行时序分析。例如，可以执行时序分析以选择所布局的标准单元中的多个时序路径中的时序关键路径，并且可以提供时序分析结果数据。例如，在操作S330中，可以基于通过执行时序分析而获得的时序分析结果数据来选择包括在所布局的标准单元中的多个时序路径中的时序关键路径。另外，可以基于时序分析结果数据选择至少一条线作为时序关键线。

[0080] 时序路径可以被划分为例如数据路径、时钟路径、时钟门控路径和异步路径。每个时序路径具有起始点和结束点。时序路径可以指例如集成电路的部分之间的组合逻辑和互连、例如在输入焊盘和输出焊盘之间的组合逻辑和互连、在输入焊盘和触发器的数据输入之间的组合逻辑和互连、在触发器的数据输出和另一触发器的数据输入的组合逻辑和互连以及触发器的数据输出和输出焊盘之间的组合逻辑和互连。通过时序路径的延迟可能对集成电路的操作速度具有大的影响。

[0081] 时序关键路径可以指其中从输入(例如，开始点)到输出(例如，结束点)的总的时序延迟超过时序约束的时序路径。从输入(例如，开始点)到输出(例如，结束点)的总的时序延迟不超过时序约束的时序路径可以被称为非关键路径。在示例性实施例中，时序关键路径可以指具有最大延迟的时序路径。在下文中，将参照图7更详细地描述时序分析。

[0082] 图7是描绘根据发明构思的示例性实施例的时序分析结果的曲线图。

[0083] 参照图7，横轴表示时间余量(slack)，纵轴表示时序路径的数量。这里，时间余量表示时序要求所需的时间和实际到达时间之间的差，并且可以通过时序分析器或时序分析模块(例如，图3的时序分析模块13b或图4的时序分析模块22b)来测量。正时间余量指示没有发生时序违规(timing violation)(例如，满足时序要求)，负时间余量指示已经发生的时序违规(例如，不满足时序要求)。因此，对应于图7中的负时间余量的时序路径可以对应于时序关键路径(TCP)。

[0084] 往回参照图6，在操作S340中，选择时序关键路径的线。例如，可以通过将操作S330中获取的分析数据施用于到操作S310中所布局的标准单元(例如，通过将分析数据施用到在执行操作S320的试验布线之前的状态)来选择包括在时序关键路径中的多条线中的至少一条。。例如，可以选择与时序关键路径的具体范围对应的线。因此，在操作S340中，可以选择包括在时序关键路径中的多条线中的至少一条线。该选择的至少一条线可以被称为时序关键路径的至少一条时序关键线。

[0085] 在操作S350中，用气隙层对所选择的线进行预布线。在示例性实施例中，所选择的线可以对应于包括在第一布线层中的第一导电图案、电连接到第一导电图案的通孔、以及包括在第二布线层中并电连接到通孔的第二导电图案。在示例性实施例中，可以通过在第一导电图案的相对的两侧上设置气隙图案，以及通过在第二导电图案的相对的两侧上设置气隙图案的两个气隙层来对所选择的线进行布线。在下文中，将参照图8和图9A至9C更详细地描述操作S350。

[0086] 图8示出了根据发明构思的示例性实施例的使用气隙层AGL进行布线的布线结构81。

[0087] 参照图8，布线结构81对应于时序关键路径。在布线结构81中，用气隙层AGL仅对与布线结构81的一些区域对应的第五布线层M5和第六布线层M6进行布线。第五布线层M5和第六布线层M6可以对应于时序关键路径的所选择的线(例如，时序关键线)。第一布线层M1可以包括第一引脚P1和第二引脚P2。第一引脚P1和第二引脚P2可以对应于例如时序关键路径的输入引脚(例如，起始点)和输出引脚(例如，结束点)。

[0088] 时序关键路径是所布局的标准单元中的时序路径中的不满足时序约束的一种路径。结果，时序关键路径的导电图案之间的寄生电容可能显著地影响集成电路和包括集成电路的芯片的性能(例如，操作速度)。根据示例性实施例，用气隙层对包括在时序关键路径中的所选择的线(例如，时序关键线)进行预布线。用气隙层对所选择的线进行预布线的步骤包括例如在与所选择的线对应的布线层的相对的侧上设置气隙图案。

[0089] 根据示例性实施例，作为用气隙层对时序关键路径的所选择的线进行预布线的结果，可以减小与时序关键路径的所选择的线对应的导电图案之间的寄生电容。因此，可以减小时序关键路径的时序延迟，造成时序关键路径满足时序约束。结果，可以提高集成电路和包括集成电路的芯片的操作速度。

[0090] 图9A至9E是示出根据发明构思的示例性实施例的用气隙层进行布线的时序关键线的透视图。图9A和图9C至图9E中示例的时序关键线可以对应于例如图8的第五布线层M5和第六布线层M6。图9B中示例的时序关键线可以包括如下面进一步描述的第五布线层M5和第八布线层M8。

[0091] 参照图9A，双向气隙层可设置在连续的金属层(例如，连续的布线层)上。例如，包括气隙图案AGP1、AGP1'、AGP2和AGP2'的双向气隙层可以设置在连续的第五布线层M5和第六布线层M6上。在图9A中，时序关键线100可以是连接第一连接点CP1和第二连接点CP2的线。时序关键线100可以包括电连接到第一连接点CP1的第五布线层M5、设置在第五布线层M5上并且电连接到第五布线层M5的通孔V5、以及设置在通孔V5上并电连接到通孔V5和第二连接点CP2的第六布线层M6。第五布线层M5可以在Y方向上延伸，第六布线层M6可以在X方向上延伸。贯穿附图，X方向和Y方向可以基本上彼此垂直。第五布线层M5和第六布线层M6可以分别对应于例如图8的第五布线层M5和第六布线层M6。

[0092] 在图9A的示例性实施例中，第五布线层M5和第六布线层M6两者可以通过气隙层实现。例如，气隙图案AGP1和AGP1'可以设置在第五布线层M5的相对的两侧上，气隙图案AGP2和AGP2'可以设置在第六布线层M6的相对的两侧上。然而，发明构思不限于此。例如，在示例性实施例中，气隙图案可以设置在第五布线层M5的仅一侧上，而包括一般电介质材料的IMD可以设置在第五布线层M5的相对侧上。类似地，气隙图案可以设置在第六布线层M6的仅一侧上，而包括一般电介质材料的IMD可以设置在第六布线层M6的相对侧上。

[0093] 在示例性实施例中，气隙图案AGP1和AGP1'可以在Y方向上延伸，气隙图案AGP2和AGP2'可以在X方向上延伸。根据示例性实施例，如图9A中示出的，时序关键线100可以通过双向气隙层实现，双向气隙层包括在两个不同的方向上延伸的气隙图案。另外，根据示例性实施例，气隙图案可以设置在如图9A与图9C至图9E中示出的两个在Z方向上连续的布线层上或者设置在如图9B中示出的两个在Z方向上非连续的布线层上。例如，在示例性实施例中，如图9A与图9C至图9E中示出的，第五布线层M5和第六布线层M6是在Z方向上彼此相邻(例如，直接相邻)的两个连续的布线层，并且通过气隙层来实现。因此，根据示例性实施例，作为利用双向气隙层的结果，可以增达气隙体积，而不管时序关键线100的第一连接点CP1和第二连接点CP2的位置。结果，可以提高集成电路的性能增益。在示例性实施例中，作为利用双向气隙层的结果，气隙体积可以变为约100％，而不管时序关键线100的第一连接点CP1和第二连接点CP2的位置。

[0094] 参照图9B，双向气隙层可以设置在非连续的金属层(例如，非连续的布线层)上。例如，包括气隙图案AGP1、AGP1'、AGP2和AGP2'的双向气隙层可以设置在非连续的第五布线层M5和第八布线层M8上。中间布线层M6和M7可以设置在非连续的第五布线层M5和第八布线层M8之间。在图9B中，时序关键线100可以是连接第一连接点CP1和第二连接点CP2的线。时序关键线100可以包括电连接到第一连接点CP1的第五布线层M5、设置在第五布线层M5上并电连接到第五布线层M5的通孔V5、设置在通孔V5上并电连接到通孔V5的第六布线层M6、设置在第六布线层M6上并电连接到第六布线层M6的通孔V6、设置在通孔V6上并电连接到通孔V6的第七布线层M7、设置在第七布线层M7上并电连接到第七布线层M7的通孔V7以及设置在通孔V7上并电连接到通孔V7和第二连接点CP2的第八布线层M8。

[0095] 第五布线层M5和第七布线层M7可以在Y方向上延伸，第六布线层M6和第八布线层M8可以在X方向上延伸。贯穿附图，X方向和Y方向可以基本上彼此垂直。

[0096] 在图9B的示例性实施例中，作为非连续的布线层的第五布线层M5和第八布线层M8两者可以通过气隙层实现。例如，气隙图案AGP1和AGP1'可以设置在第五布线层M5的相对的两侧上，气隙图案AGP2和AGP2'可以设置在第八布线层M8的相对的两侧上。然而，发明构思不限于此。例如，在示例性实施例中，气隙图案可以设置在第五布线层M5的仅一侧上，而包括一般电介质材料的IMD可以设置在第五布线层M5的相对侧上。类似地，气隙图案可以设置在第八布线层M8的仅一侧上，而包括一般电介质材料的IMD可以设置在第八布线层M8的相对侧上。

[0097] 在示例性实施例中，气隙图案AGP1和AGP1'可以在Y方向上延伸，气隙图案AGP2和AGP2'可以X方向上延伸。根据示例性实施例，气隙图案可以设置在如图9B中示出的两个在Z方向上的非连续布线层上。例如，在示例性实施例中，第五布线层M5和第八布线层M8是在Z方向上不彼此相邻(例如，不直接相邻)的两个非连续布线层，并且由气隙层实现，如图9B中示出的。

[0098] 参照图9C至图9E，气隙图案可以仅设置在第五布线层M5和/或第六布线层M6的仅一侧上。包括一般电介质材料的IMD可以设置在第五布线层M5和/或第六布线层M6的与设置有气隙图案的仅一侧的相对的侧上。例如，在图9C的示例性实施例中，双向气隙层可以包括设置在第五布线层M5的相对的两侧上的气隙图案AGP1和AGP1'，以及设置在第六布线层M6的仅一侧上的气隙图案AGP2。包括一般电介质材料的IMD可以设置在第六布线层M6的不包括与其相邻设置的气隙图案的侧面上。在图9D的示例性实施例中，双向气隙层可以包括设置在第六布线层M6的相对的两侧上的气隙图案AGP2和AGP2'，以及设置在第五布线层M5的仅一侧上的气隙图案AGP1。包括一般电介质材料的IMD可以设置在第五布线层M5的不包括与其相邻设置的气隙图案的侧面上。在图9E的示例性实施例中，双向气隙层可以包括设置在第五布线层M5的仅一侧上的气隙图案AGP1以及设置在第六布线层M6的仅一侧上的气隙图案AGP2。包括一般电介质材料的IMD可以设置在第五布线层M5和第六布线层M6的不包括与其相邻设置的气隙图案的侧面上。

[0099] 如参照图9A至图9E描述的，可以以各种方式执行对所选择的线(例如，时序关键线)的预布线。例如，基于时序分析结果，可以根据时间余量的大小可变地确定气隙层的数量和/或气隙图案的数量。此外，可以考虑诸如以功率约束或面积约束以及时序约束为例的其它约束来可变地确定气隙层的数量和/或气隙图案的数量。可以以上述方式用气隙层对多条所选择的线(例如，时序关键线)进行预布线。

[0100] 往回参照图6，在操作S360中，对未选择的线进行布线。在示例性实施例中，未选择的线可以包括在非关键路径中所包括的线，所述非关键路径来自于标准单元中的多个时序路径之中。另外，未选择的线可以包括时序关键路径中所包括的除了在操作S340中选择的线之外的线。例如，在时序关键路径内，一些线可以被选择为时序关键线，并且可以用气隙层进行预布线，其它的线可以不被选择并且可以在没有气隙层的情况下进行布线(例如，用不包括气隙图案的层进行布线)。未选择的线也可以被称为非关键线。

[0101] 在示例性实施例中，未选择的线可以对应于包括在第一布线层中的第一导电图案、电连接到第一导电图案的通孔以及包括在第二布线层中并电连接到通孔的第二导电图案。可以在没有气隙层的情况下对未选择的线进行布线。例如，可以通过在第一导电图案和第二导电图案中的每个的相对的侧上设置一般电介质材料来对未选择的线进行布线，而不是在第一和第二导电图案中的每个的相对侧上设置气隙图案。然而，发明构思不限于此。例如，在示例性实施例中，未选择的线中的至少一条可以用气隙层来进行布线。例如，时序关键路径的数量或长度可以相对小(例如，小于预定的阈值)，包括在时序关键路径中的线的数量也可以相对少(例如，少于预定的阈值)。结果，操作S340中选择的线的数量可以少。在这种情况下，当气隙层的资源保留时，可以用气隙层来对操作S360中的未选择的线中的至少一条进行布线。

[0102] 在下文中，将参照图10更详细地描述操作S360。

[0103] 图10示出了根据发明构思的示例性实施例的使用正常层进行布线的布线结构101。

[0104] 参照图10，布线结构101可以对应于非关键路径，并且包括在布线结构101中的第一布线层M1至第六布线层M6可以用正常层进行布线(例如，没有气隙层的情况下进行布线)。第一布线层M1可以包括第一引脚P1和第二引脚P2。第一引脚P1和第二引脚P2可以分别对应于例如非关键路径的输入引脚(例如，起始点)和输出引脚(例如，结束点)。

[0105] 非关键路径是所布局的标准单元中的时序路径中的满足时序约束的时序路径。因此，非关键路径的导电图案之间的寄生电容不会显著地影响集成电路和包括集成电路的芯片的性能(例如，操作速度)。因此，根据示例性实施例，包括在非关键路径中的线可以通过正常层而不是气隙层来进行布线。例如，包括一般电介质材料的IMD可以设置在与非关键路径中包括的线对应的布线层的相对的侧上(例如，而不是在布线层的相对的侧上设置气隙图案)。

[0106] 根据发明构思的示例性实施例，可以通过用气隙层对时序关键路径的所选择的线进行布线以及通过用正常层(例如，使用包括一般电介质材料的IMD)而不是气隙层对未选择的线(例如，非关键路径的线和/或时序关键路径的未选择的线)进行布线来减少当制造包括气隙层的集成电路时使用的气隙层的数量。因此，可以降低集成电路的制造成本，并且可以提高集成电路和包括集成电路的芯片的操作速度。

[0107] 参照图6，在操作S370中，执行后布线优化。后布线优化对在布线完成之后可能存在的时序和/或设计规则的违规进行修复。在后布线优化之后，可以通过执行技术更改指令(ECO)布线并反映网表中的任何改变来生成最终布图。

[0108] 图11A是示出根据发明构思的示例性实施例的通过应用气隙图案进行布线的集成电路200的平面图。图11B是示出根据发明构思的示例性实施例的图11A的集成电路200的透视图。

[0109] 参照图11A和图11B，集成电路200可以对应于包括第一连接点210和第二连接点215(由图11A和图11B中的CP表示)和导电图案220(由图11A和图11B中的Mb表示)的一条线。
第一连接点210和第二连接点215可以设置在同一层中，并且它们的Y坐标可以相同，它们的X坐标可以不同。集成电路200可以包括例如设置在第一连接点210和第二连接点215之间的导电图案220，以及设置在导电图案220的相对侧上的气隙图案230和235(由图11A和图11B中的AGPb表示)。

[0110] 在示例性实施例中，导电图案220可以对应于时序关键路径。因此，气隙图案230和235可以设置在导电图案220的相对的两侧上。导电图案220可以在X方向上延伸，因此，气隙图案230和235也可以在X方向上延伸。导电图案220可以对应于例如图8的第五布线层M5或第六布线层M6。

[0111] 图12A是示出根据发明构思的示例性实施例的通过应用气隙图案进行布线的集成电路300的平面图。图12B是示出根据发明构思的示例性实施例的图12A的集成电路300的透视图。

[0112] 参照图12A和图12B，集成电路300可以对应于包括第一连接点310和第二连接点315(由图12A和图12B中的CP表示)以及第一导电图案320和第二导电图案350(分别由图12A和图12B中的Ma和Mb表示)。第一连接点310和第二连接点315可以设置在不同的层中，并且它们的Y坐标可以相同，它们的X坐标可以不同。集成电路300可以包括例如连接到第一连接点310的第一导电图案320、设置在第一导电图案320上的第一通孔340和第二通孔345、设置在第二通孔345上的第二导电图案350、设置在第一导电图案320的相对的两侧上的第一气隙图案330和335(由图12A和图12B中的AGPa表示)以及设置在第二导电图案350的相对的两侧上的第二气隙图案360和365(由图12A和图12B中的AGPb表示)。

[0113] 在示例性实施例中，第一导电图案320和第二导电图案350可以对应于时序关键路径。因此，第一气隙图案330和335可以设置在第一导电图案320的相对的两侧上，第二气隙图案360和365可以设置在第二导电图案350的相对的两侧上。第一导电图案320可以在X方向上延伸，因此，第一气隙图案330和335也可以在X方向上延伸。第二导电图案350可以在X方向上延伸，因此，第二气隙图案360和365也可以在X方向上延伸。第一导电图案320和第二导电图案350可以分别对应于例如图8的第五布线层M5和第六布线层M6。

[0114] 图13A是示出根据发明构思的示例性实施例的通过应用气隙图案进行布线的集成电路400的平面图。图13B是示出根据发明构思的示例性实施例的图13A的集成电路400的透视图。

[0115] 参照图13A和图13B，集成电路400可以对应于包括第一连接点410和第二连接点415(由图13A和13B中的CP表示)以及导电图案420(由图13A和13B中的Ma表示)的一条线。第一连接点410和第二连接点415可以设置在同一层中，并且它们的X坐标可以相同，它们的Y坐标可以不同。集成电路400可以包括例如设置在第一连接点410和第二连接点415之间的导电图案420，以及设置在导电图案420的相对的两侧上的气隙图案430和435。

[0116] 在示例性实施例中，导电图案420可以对应于时序关键路径。因此，气隙图案430和435(由图13A和13B中的AGPa表示)可以设置在导电图案420的相对的两侧上。导电图案420可以在Y方向上延伸，因此，气隙图案430和435也可以在Y方向上延伸。导电图案420可以对应于例如图8的第五布线层M5或第六布线层M6。

[0117] 图14A是示出根据发明构思的示例性实施例的通过应用气隙图案进行布线的集成电路600的平面图。图14B是示出根据发明构思的示例性实施例的图14A的集成电路600的透视图。

[0118] 参照图14A和14B，集成电路600可以对应于包括第一连接点610和第二连接点615(由图14A和图14B中的CP表示)以及第一导电图案620和第二导电图案650(分别由图14A和图14B中的Ma和Mb表示)。第一连接点610和第二连接点615可以设置在不同的层中，并且它们的X坐标和Y坐标可以不同。集成电路600可以包括例如连接到第一连接点610的第一导电图案620、设置在第一导电图案620上的通孔640、设置在通孔640上的第二导电图案650、设置在第一导电图案620的相对的两侧上的第一气隙图案630和635(由图14A和图14B中的AGPa表示)以及设置在第二导电图案650的相对的两侧上的第二气隙图案660和665(由图14A和图14B中的AGPb表示)。

[0119] 在示例性实施例中，第一导电图案620和第二导电图案650可以对应于时序关键路径。因此，第一气隙图案630和635可以设置在第一导电图案620的相对的两侧上，第二气隙图案660和665可以设置在第二导电图案650的相对的两侧上。第一导电图案620可以在Y方向上延伸，因此，第一气隙图案630和635也可以在Y方向上延伸。第二导电图案650可以在X方向上延伸，因此，第二气隙图案660和665也可以在X方向上延伸。第一导电图案620和第二导电图案650可以分别对应于例如图8的第五布线层M5和第六布线层M6。

[0120] 以这种方式，根据发明构思的示例性实施例，第一气隙图案630和635可以设置为在Y方向上延伸，第二气隙图案660和665可以设置为在X方向上延伸。因此，第一气隙图案630和635以及第二气隙图案660和665通过双向气隙图案实现。结果，在Z方向上彼此相邻(例如，直接相邻)的两个连续层可以通过气隙层(例如，每个连续层可以包括气隙图案)实现。例如，当仅利用单向气隙图案时，两个相邻的(例如，直接相邻的)层可以不通过气隙层实现，仅交替地布置的层可以通过气隙层实现。在发明构思的示例性实施例中，利用双向气隙图案以允许Z方向上彼此相邻(例如，直接相邻)的两个连续层通过气隙层实现。例如，根据示例性实施例，彼此相邻(例如，直接相邻)的两个层可以分别包括气隙图案。结果，根据发明构思的示例性实施例，可以减小与时序关键路径的线对应的导电图案之间的寄生电容，并且可以提高集成电路和包括集成电路的芯片的操作速度。

[0121] 图15是示出根据本发明构思的示例性实施例的通过应用气隙图案进行布线的集成电路700的透视图。

[0122] 参照图15，集成电路700可以对应于包括第一连接点710和第二连接点715(由图15中的CP表示)以及第一导电图案720a至第三导电图案720c(由图15中的Mx表示)的一条线。第一连接点710和第二连接点715可以设置在同一层中，并且它们的X坐标和Y坐标可以不同。第一导电图案720a至第三导电图案720c可以设置在同一层中。第一导电图案720a至第三导电图案720c可以对应于例如图8的第五布线层M5或第六布线层M6。

[0123] 在示例性实施例中，设置在同一层中的第一导电图案720a至第三导电图案720c可以对应于时序关键路径。因此，第一导电图案720a至第三导电图案720c可以通过气隙导电图案实现。例如，第一气隙图案730a和735a(由图15中的AGPx表示)可以设置在第一导电图案720a的相对的两侧上。第一导电图案720a与第一气隙图案730a和735a可以在X方向上延伸。第二气隙图案730b和735b(由图15中的AGPx表示)可以设置在第二导电图案720b的相对的两侧上。第二导电图案720b与第二气隙图案730b和735b可以在Y方向上延伸。第三气隙图案730c和735c(由图15中的AGPx表示)可以设置在第三导电图案720c的相对的两侧上。第三导电图案720c与第三气隙图案730c和735c可以在X方向上延伸。

[0124] 第二气隙图案730b和735b可以在Y方向上延伸，第一气隙图案730a和735a以及第三气隙图案730c和735c可以在X方向上延伸。因此，在示例性实施例中，设置在同一层中的第一气隙图案730a至第三气隙图案735c可以通过双向气隙图案实现。因此，在示例性实施例中，沿不同方向延伸并设置在同一层中的导电图案可以通过气隙导电图案实现。

[0125] 图16是示出根据本发明构思的示例性实施例的通过应用气隙图案进行布线的集成电路800的透视图。

[0126] 参照图16，集成电路800可以对应于包括第一连接点810和第二连接点815(由图16中的CP表示)以及第一导电图案820至第四导电图案850(由图16中的Ma、Ma+2、Mb和Mb+2表示)。第一连接点810和第二连接点815可以设置在不同的层中，并且它们的X坐标和Y坐标可以不同。第一导电图案820至第四导电图案850可以设置在不同的层中。第一导电图案820和第二导电图案830可以分别对应于图8的第五布线层M5和第六布线层M6。并且第三导电图案840和第四导电图案850可以对应于设置在第六布线层M6上方的第七布线层和第八布线层。

[0127] 集成电路800可以包括例如连接到第一连接点810的第一导电图案820、设置在第一导电图案820上的通孔880、设置在通孔880上的第二导电图案830、设置在第二导电图案830上的通孔885、设置在通孔885上的第三导电图案840、设置在第三导电图案840上的通孔
890以及设置在通孔890上的第四导电图案850。集成电路800还可以包括设置在第一导电图案820的相对的两侧上的第一气隙图案860和865(由图16中的AGPa表示)以及设置在第四导电图案850的相对的两侧上的第二气隙图案870和875(由图16中的AGPb表示)。

[0128] 在示例性实施例中，设置在不同层中的第一导电图案820至第四导电图案850可以对应于时序关键路径。在示例性实施例中，第一导电图案820至第四导电图案850可以通过气隙导电图案实现。例如，第一气隙图案860和865可以设置在第一导电图案820的相对的两侧上。第一导电图案820与第一气隙图案860和865可以在Y方向上延伸。第二气隙图案870和875可以设置在第四导电图案850的相对的两侧上。第四导电图案850与第二气隙图案870和
875可以在X方向上延伸。

[0129] 因此，根据示例性实施例，第一气隙图案860和865可以在Y方向上延伸，第二气隙图案870和875可以在X方向上延伸。因此，在示例性实施例中，第一气隙图案860和865与第二气隙图案870和875可以通过双向气隙图案实现。因此，在示例性实施例中，在Z方向上不相邻(例如，不直接相邻)的两个不连续的层可以通过气隙层实现。例如，在示例性实施例中，彼此不直接相邻的两个层(例如，其间设置有中间层的两个层)可以通过气隙层实现，中间层不通过气隙层实现(例如，中间层可以包括设置在其至少一侧上的IMD，IMD包括一般电介质材料)。

[0130] 图17是包括在根据发明构思的示例性实施例的集成电路中的标准单元900的布图。

[0131] 参照图17，标准单元900可以由单元边界CB限定，并且可以包括多个鳍FN、第一有源区AR1、第二有源区AR2、多条栅极线GLa、GLb和GLc(GL)、多条第一金属线M1a、M1b和M1c(M1)以及第二金属线M2。标准单元900还可以包括第一气隙图案AGP1a和AGP1b以及第二气隙图案AGP2a和AGP2b。第一金属线M1a、设置在第一金属线M1a上的第二通孔V1以及第二金属线M2可以对应于时序关键线。

[0132] 单元边界CB是限定标准单元900的轮廓。布局布线工具(例如，图3的P&R模块13a或图4的P&R模块22a)可以使用单元边界CB来识别标准单元900。单元边界CB包括四条边界线。

[0133] 多个鳍FN可以在X方向上延伸，并且可以沿着与X方向基本垂直的Y方向基本彼此平行地设置。第一有源区AR1和第二有源区AR2可以被设置为基本彼此平行，并且可以具有不同的导电类型。例如，在示例性实施例中，三个鳍FN可以设置在第一有源区AR1和第二有源区AR2中的每个中。然而，发明构思不限于此。例如，在示例性实施例中，可以改变设置在第一有源区AR1和第二有源区AR2的每个中的鳍的数量。

[0134] 设置在第一有源区AR1和第二有源区AR2中的多个鳍FN可以被称为有源鳍。尽管图17仅示出有源鳍，但是发明构思不限于此。例如，在示例性实施例中，标准单元900还可以包括设置在单元边界CB和第一有源区AR1之间的区域中的虚设鳍、第一有源区AR1和第二有源区AR2之间的区域中的虚设鳍或者第二有源区AR2和单元边界CB之间的区域中的虚设鳍。

[0135] 多条栅极线GL可以在Y方向上延伸，并且可以沿着X方向基本彼此平行地设置。栅极线GL可以包括电的导电材料，例如以多晶硅、金属或金属合金为例。为了便于说明，图17示出了标准单元900包括三条栅极线GL。然而，发明构思不限于此。例如，根据示例性实施例，标准单元900可以包括在Y方向上延伸并且在X方向上彼此平行地设置的四条或更多条栅极线GL。

[0136] 第一通孔V0可以分别设置在多条栅极线GLa、GLb和GLc上，并且可以分别将多条栅极线GLa，GLb和GLc与多条第一金属线M1a、M1b和M1c电连接。第一通孔V0可以包括电的导电材料，例如以多晶硅、金属或金属合金为例。

[0137] 多条第一金属线M1可以形成设置在多条栅极线GL上的一个层。第一金属线M1a可以对应于例如图14B的第一导电图案620。第一金属线M1可以包括电的导电材料，例如以多晶硅、金属或金属合金为例。

[0138] 在示例性实施例中，第一金属线M1可以仅在Y方向上延伸，并且可以沿着X方向基本彼此平行地设置。然而，发明构思不限于此。例如，在示例性实施例中，第一金属线M1中的第一金属线的一部分可以在Y方向上延伸，而它的另一部分可以形成在X方向上延伸的L形。为了便于说明，图17示出了标准单元900包括三条第一金属线M1。然而，发明构思不限于此。
例如，根据示例性实施例，标准单元900可以包括四条或更多条第一金属线M1。

[0139] 第二通孔V1可以分别设置在多条第一金属线M1a和M1c上，并且可以将多条第一金属线M1a和M1c与第二金属线M2连接。设置在第一金属线M1a上的第二通孔V1可以对应于图14B的通孔640。第二通孔V1可以包括电的导电材料，例如以多晶硅、金属或金属合金为例。

[0140] 第二金属线M2可以形成设置在多条第一金属线M1上的一个层。第二金属线M2可以对应于例如图14B的第二导电图案650。第二金属线M2可以包括电的导电材料，例如以多晶硅、金属或金属合金为例。

[0141] 第二金属线M2可以仅在X方向上延伸。然而，发明构思不限于此。例如，在示例性实施例中，第二金属线M2的一部分可以在X方向上延伸，而它的另一部分可以形成在Y方向上延伸的L形。为了便于说明，图17示出了标准单元900包括一条第二金属线M2。然而，发明构思不限于此。例如，根据示例性实施例，标准单元900可以包括两条或更多条第二金属线M2。

[0142] 根据示例性实施例，第一气隙图案AGP1a和AGP1b可以设置在多条第一金属线M1a至M1c之间。第一气隙图案AGP1a和AGP1b可以在Y方向上延伸。多条第一金属线M1a至M1c以及第一气隙图案AGP1a和AGP1b可以形成第一气隙层。结果，根据发明构思的示例性实施例，可以减小多条第一金属线M1a至M1c之间的寄生电容。

[0143] 根据示例性实施例，第二气隙图案AGP2a和AGP2b可以设置在第一金属线M2的相对的两侧上。第二气隙图案AGP2a和AGP2b可以在X方向上延伸。第二金属线M2与第二气隙图案AGP2a和AGP2b可以形成第二气隙层。结果，根据发明构思的示例性实施例，可以减小第二金属线M2和相邻的金属线之间的寄生电容。

[0144] 如参照图1至图17描述的，根据发明构思的示例性实施例，在设计集成电路的布图的工艺中，可以从所布局的标准单元中的多个时序路径之中选择时序关键路径，并且可以从所选择的时序关键路径的线之中选择至少一条线。随后，可以用气隙层对所选择的至少一条线进行预布线，并且可以用正常层(例如，不用气隙层)对非关键路径的线和/或时序关键路径的未选择的线进行布线。结果，根据发明构思的示例性实施例，可以通过使用少量的气隙层以低成本实现高性能的集成电路。

[0145] 图18是示出根据发明构思的示例性实施例的存储介质1000的框图。

[0146] 发明构思的示例性实施例可以以硬件、以由处理器运行的软件模块或以二者的结合来直接体现。软件模块可以有形地体现在非暂时性程序存储装置(诸如图18的存储介质1000)上。

[0147] 参照图18，存储介质1000可以存储单元库1100、布图数据1200、布局和布线程序(P&R程序)1300以及时序分析程序1400。存储介质1000是计算机可读存储介质(例如，非暂时性计算机可读存储介质)，并且可以包括可由计算机读取以向计算机提供指令和/或数据的存储介质。指令可以由计算机的处理器运行。计算机可读存储介质1000可以包括例如诸如磁盘、磁带、CD-ROM、DVD-ROM、CD-R、CD-RW、DVD-R或DVD-RW的磁介质或光学介质、诸如RAM、ROM或闪存的易失性、可通过USB接口访问的非易失性存储器以及微机电系统(MEMS)。然而，计算机可读存储介质1000不限于此。计算机可读存储介质可以插入计算机中、可以集成在计算机中或者可以通过诸如有线或无线网络的通信媒介与计算机结合。

[0148] 单元库1100可以是标准单元库，并且可以包括关于作为构成集成电路的单元的标准单元的信息。在示例性实施例中，关于标准单元的信息可以包括用来生成布图所需的布图信息。在示例性实施例中，关于标准单元的信息可以包括例如验证或仿真布图所需的时序信息。

[0149] 布图数据1200可以包括关于通过布局和布线操作生成的布图的物理信息。在示例性实施例中，布图数据1200可以包括例如导电图案的宽度和间隔值以及布置在导电图案之间的气隙图案的数量和尺寸。

[0150] 布局和布线程序1300可以包括多个指令以执行根据示例性实施例的通过使用标准单元库来生成集成电路的布图的方法。例如，布局和布线程序1300可以用于执行图1的操作S110和S130、图5的操作S210、S260和S270或图6的操作S310、S320、S350和S360。

[0151] 时序分析程序1400可以是例如静态时序分析(STA)程序。STA可以对应于计算数字电路的预期时序的仿真方法。可以对所布局的标准单元的所有时序路径执行时序分析，可以输出时序分析结果。STA程序1400可以用于执行例如图1的操作S120、图5的操作S240和S250或者图6的操作S330。

[0152] 在示例性实施例中，存储介质1000还可以存储分析程序。分析程序可以包括用于执行基于限定集成电路的输入数据来分析集成电路的方法的多个指令。在示例性实施例中，存储介质1000还可以存储数据结构。数据结构可以包括用于从单元库1100提取具体信息或者管理在利用分析程序分析集成电路的特性的过程中生成的数据的存储空间。

[0153] 尽管已经参照本发明构思的示例性实施例具体示出和描述了本发明构思，但是本领域普通技术人员将理解的是，在不脱离本发明构思的如所附权利要求限定的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。

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一种基于计算机集成制造方法-专利编号CN107563580A	2020-05-12	434
计算机集成制造系统及其制造方法-专利编号CN107168253A	2020-05-11	828
一种计算机CIMS集成制造系统-专利编号CN105931129A	2020-05-12	833
基于云制造的计算机集成制造执行方法及其系统-专利编号CN103095808A	2020-05-13	295
计算机集成制造派工归类方法-专利编号CN101957612A	2020-05-12	136
集成电路和制造集成电路的计算机实现方法-专利编号CN107066681A	2020-05-11	707
载具的管理方法及计算机集成制造设备-专利编号CN106647667A	2020-05-13	317
计算机集成制造系统及其制造方法-专利编号CN107168253B	2020-05-11	716
载具的管理方法及计算机集成制造设备-专利编号CN106647667B	2020-05-13	904
计算机集成化制造系统-专利编号CN88100316A	2020-05-11	970

集成电路和制造集成电路的计算机实现方法

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