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相变存储器的制作方法

阅读：1037发布：2020-09-26

IPRDB可以提供相变存储器的制作方法专利检索，专利查询，专利分析的服务。并且一种相变存储器的制作方法，包括：提供半导体衬底，所述半导体衬底包括相变存储器区和外围电路区，所述外围电路区的半导体衬底上具有外围电路晶体管的栅极；形成相变存储器的底部电极的下电极部和外围电路晶体管的第一接触孔；形成所述相变存储器的底部电极的上电极部和外围电路晶体管的第二接触孔，所述上电极部位于所述下电极部上并互相连通，所述第二接触孔位于所述第一接触孔上并互相连通，所述上电极部的径宽小于所述下电极部的径宽；形成所述相变存储器的相变层；形成连接所述第二接触孔的沟槽和部分暴露所述相变层的通孔。这样的相变存储器的制作方法能确保第二接触孔中填充的导电材料不会出现填充空洞，保证了器件的有效工作。，下面是相变存储器的制作方法专利的具体信息内容。

权利要求

1.一种相变存储器的制作方法，其特征在于，包括：提供半导体衬底，所述半导体衬底包括相变存储器区和外围电路区，所述外围电路区的半导体衬底上具有外围电路晶体管的栅极；

同时形成相变存储器的底部电极的下电极部和外围电路晶体管的第一接触孔；

同时形成所述相变存储器的底部电极的上电极部和外围电路晶体管的第二接触孔，所述上电极部位于所述下电极部上并与所述下电极部连通，所述第二接触孔位于所述第一接触孔上并与所述第一接触孔连通，所述上电极部的径宽小于所述下电极部的径宽；

形成所述相变存储器的相变层；

形成连接所述第二接触孔的沟槽和暴露所述相变层的第三通孔。

2.如权利要求1所述的相变存储器的制作方法，其特征在于，所述形成相变存储器的底部电极的下电极部和外围电路晶体管的第一接触孔的工艺包括：在所述半导体衬底上形成第一介质层，所述第一介质层覆盖过所述外围电路晶体管的栅极；

在所述第一介质层上形成光刻胶，然后利用光刻和刻蚀工艺形成第一通孔，所述第一通孔用于形成所述下电极部和第一接触孔；

在所述第一通孔中填充导电材料以形成所述下电极部和第一接触孔。

3.如权利要求2所述的相变存储器的制作方法，其特征在于，所述形成相变存储器的底部电极的上电极部和外围电路晶体管的第二接触孔的工艺包括：在所述第一介质层上形成第二介质层；

在所述第二介质层上形成光刻胶，然后利用光刻和刻蚀工艺形成第二通孔，所述第二通孔用于形成所述上电极部和第二接触孔；

在所述第二通孔中填充导电材料以形成所述上电极部和第二接触孔。

4.如权利要求3所述的相变存储器的制作方法，其特征在于，所述第二介质层的厚度小于所述第一介质层。

5.如权利要求3所述的相变存储器的制作方法，其特征在于，形成所述相变存储器的相变层的工艺包括：在所述第二介质层上沉积相变材料，形成相变材料层；

在所述相变材料层上形成光刻胶，然后利用光刻和刻蚀工艺在所述上电极部上形成所述相变层。

6.如权利要求5所述的相变存储器的制作方法，其特征在于，在所述相变材料层上形成光刻胶之前还包括在所述相变材料层上形成阻挡层的步骤。

7.如权利要求5所述的相变存储器的制作方法，其特征在于，相变材料包括硫族化合物。

8.如权利要求5所述的相变存储器的制作方法，其特征在于，所述形成连接所述第二接触孔的沟槽和暴露所述相变层的第三通孔的工艺包括：在所述第二介质层上形成第三介质层；

在所述第三介质层上形成光刻胶，然后利用光刻和刻蚀工艺形成暴露第二接触孔的沟槽和暴露所述相变层上表面的所述第三通孔；

所述制作方法还包括：

在所述沟槽和第三通孔中填充导电材料以形成连接所述第二接触孔的金属层和相变存储器的顶部电极。

9.如权利要求1所述的相变存储器的制作方法，其特征在于，所述上电极部的径宽为下电极部的一半。

10.如权利要求1所述的相变存储器的制作方法，其特征在于，所述上电极部的径宽和所述第二接触孔的径宽相同。

说明书全文

相变存储器的制作方法

技术领域

[0001] 本发明涉及半导体制作工艺，尤其涉及一种相变存储器的制作方法。

背景技术

[0002] 相变存储器作为一种新兴的非易失性存储技术，在读写速度、读写次数、数据保持时间、单元面积、多值实现等诸多方面较快闪存储器（FLASH）都具有较大的优越性，成为目前不挥发存储技术研究的焦点。

[0003] 在相变存储器（PCRAM）中，可以通过对记录了数据的相变层进行热处理，而改变存储器的值。构成相变层的相变材料会由于所施加电流的加热效果而进入结晶状态或非晶状态。当相变层处于结晶状态时，相变存储器的电阻较低，此时存储器赋值为“0”。当相变层处于非晶状态时，相变存储器的电阻较高，此时存储器赋值为“1”。因此，相变存储器是利用当相变层处于结晶状态或非晶状态时的电阻差异来写入/读取数据的非易失性存储器。

[0004] 图1所示为现有的相变存储器的结构，包括底部电极11、顶部电极14，以及底部电极11与顶部电极14之间的相变层13。其中，相变层13的晶态转变过程需要加热，该加热一般是使用底部电极11对相变层13进行加热，而顶部电极14仅起到互连作用。底部电极11对相变层13的加热效果好坏将直接影响相变存储器的读写速率。更多关于相变存储器及其形成方法，请参考公开号为“US7214958B2”的美国专利。为了获得良好的加热效果，相变存储器可采用较大的驱动电流，然而，驱动电流并不能无限制地上升，大的驱动电流会造成外围驱动电路以及逻辑器件的小尺寸化较难实现。

[0005] 由于采用大的驱动电流方法具有上述缺陷，现有技术也有采用缩小底部电极11与相变层13构成的欧姆接触的接触面积，以提高接触电阻。图2中所示为一种缩小底部电极11与相变层13构成的欧姆接触的接触面积的相变存储器，其中还包括外围驱动电路的晶体管20。所述晶体管20的栅极形成在半导体基底300上。所述半导体基底300上覆盖有第一介质层301，所述第一介质层301覆盖过所述晶体管20的栅极，在第一介质层301上还覆盖一层第二介质层302。所述相变存储器的底部电极11包括形成在第一介质层301内的下电极部112和形成在第二介质层302内的上电极部111，所述上电极部111的径宽小于下电极部112的径宽。所述晶体管20上形成有接触孔，所述接触孔包括形成在第一介质层301中的第一接触孔
21和形成在第二介质层302中的第二接触孔22，所述第一接触孔21和第二接触孔22的径宽一致。在介质层302上还覆盖有一层第三介质层303，位于底部电极11上的相变层13以及位于相变层13上的顶部电极14和位于接触孔上的金属层23形成于所述第三介质层303中。在上述结构中，通过设置底部电极11的上电极部111的径宽小于下电极部112的径宽，使得底部电极11和相变层13的接触面积变小。

[0006] 可是，在这样的结构中，常常会发生在外围电路中的晶体管20上的第二接触孔22处填充的金属中具有空洞的现象，这会带来器件的不良接触，影响器件的正常工作。有必要提出一种解决这样问题的相变存储器的制作方法，以使得既满足可以减小底部电极11和相变层13的接触面积，又不会发生外围电路的晶体管20上接触孔填充具有空洞的问题。

发明内容

[0007] 本发明解决的问题是在减小相变存储器的底部电极和相变层的接触面积时，遇到的外围电路中的晶体管上的接触孔中具有空洞，而导致接触不良，器件无法正常工作的问题。

[0008] 为解决上述问题，本发明提供一种相变存储器的制作方法，包括：

[0009] 提供半导体衬底，所述半导体衬底包括相变存储器区和外围电路区，所述外围电路区的半导体衬底上具有外围电路晶体管的栅极；

[0010] 形成相变存储器的底部电极的下电极部和外围电路晶体管的第一接触孔；

[0011] 形成所述相变存储器的底部电极的上电极部和外围电路晶体管的第二接触孔，所述上电极部位于所述下电极部上并互相连通，所述第二接触孔位于所述第一接触孔上并互相连通，所述上电极部的径宽小于所述下电极部的径宽；

[0012] 形成所述相变存储器的相变层；

[0013] 形成连接所述第二接触孔的沟槽和部分暴露所述相变层的通孔。

[0014] 可选的，所述形成相变存储器的底部电极的下电极部和外围电路晶体管的第一接触孔的工艺包括：

[0015] 在所述半导体衬底上形成第一介质层，所述第一介质层覆盖过所述外围电路晶体管的栅极；

[0016] 在所述第一介质层上形成光刻胶，然后利用光刻和刻蚀工艺形成所述下电极部和所述第一接触孔的通孔；

[0017] 在所述通孔中填充导电材料以形成所述上电极部和第二接触孔。

[0018] 可选的，所述形成相变存储器的底部电极的上电极部和外围电路晶体管的第二接触孔的工艺包括：

[0019] 在所述第一介质层上形成第二介质层；

[0020] 在所述第二介质层上形成光刻胶，然后利用光刻和刻蚀工艺形成所述上电极部和第二接触孔的通孔；

[0021] 在所述通孔中填充导电材料以形成所述下电极部和第一接触孔。

[0022] 可选的，所述第二介质层的厚度小于所述第一介质层。

[0023] 可选的，形成所述相变存储器的相变层的工艺包括：

[0024] 在所述第二介质层上沉积相变材料层；

[0025] 在所述相变材料层上形成光刻胶，然后利用光刻和刻蚀工艺在所述上电极部上形成所述相变层。

[0026] 可选的，所述相变材料层上形成光刻胶之前还包括在所述相变材料层上形成阻挡层。

[0027] 可选的，相变材料包括硫族化合物。

[0028] 可选的，所述形成连接所述第二接触孔的沟槽和部分暴露所述相变层的通孔的工艺包括：

[0029] 在所述第二介质层上形成第三介质层；

[0030] 在所述第三介质层上形成光刻胶，然后利用光刻和刻蚀工艺形成暴露第二接触孔的沟槽和部分暴露所述相变层上表面的通孔；

[0031] 在所述沟槽和通孔中填充导电材料以形成连接所述第二接触孔的金属层和相变存储器的顶部电极。

[0032] 可选的，所述上电极部的径宽为下电极部的一半。

[0033] 可选的，所述上电极部的径宽和所述第二接触孔的径宽相同。

[0034] 与现有技术相比，本发明具有以下优点：

[0035] 现有工艺包括：1）制作好相变存储器的底部电极的上电极部；2）形成相变层；3）制作外围电路的晶体管的第二接触孔的通孔；4）制作第二接触孔通孔上方的金属互连槽；5）填充导电材料到第二接触孔的通孔和金属互连槽以形成外围电路的金属互连。本实施例提供的制作工艺包括：1）同时形成上电极部的通孔和第二接触孔的通孔；2）一起填充导电材料到上电极部的通孔和第二接触孔的通孔内；3）形成相变层；4）形成第二接触孔上方的沟槽；5）填充导电材料于其中以完成金属互连。两者比较起来，本实施例中提供的方案中，由于是先填充好第二接触孔中的导电材料，形成相变层，再形成其上方的金属互连槽，再单独对金属互连槽进行填充。这样的方式能确保第二接触孔中填充的导电材料不会出现填充空洞，从而确保第二接触孔处不会引起器件的不良接触的问题，保证了器件的有效工作。另外，本实施例提供的制作方法中，是将相变存储器上的上电极部的通孔和外围电路的第二接触孔的通孔利用同一个掩膜版在同一次曝光中实现的，而现有技术是分别形成相变存储器的上电极部，然后再形成外围电路的第二接触孔。两者比较起来，本实施例提供的方法省去了一次掩膜版和曝光，节省了工艺成本。

附图说明

[0036] 图1是为现有的相变存储器的结构的示意图；

[0037] 图2是现有的具有外围电路的相变存储器的示意图；

[0038] 图3至图8为现有的一种相变存储器的制作方法的示意图；

[0039] 图9至图13本发明的实施例中提供的相变存储器的制作方法的示意图。

具体实施方式

[0040] 发明人经过仔细的研究发现，如图2所示的具有外围电路的相变存储器的结构中，出现在第二接触孔22处填充的金属中具有空洞的现象是由现有的制作工艺带来的。以下结合图3至图8详细阐述图2所示的相变存储器的制作方法：

[0041] 如图3所示，半导体衬底300上包括相变存储器区和外围电路区，其上形成有第一介质层301，相变存储器区上第一介质层301内形成有底部电极11的下电极部112，外围电路区上第一介质层301内形成有外围电路晶体管20的栅极，以及栅极上的第一接触孔21。所述下电极部11和第一接触孔21的径宽相同，且两者的径宽是由同一块掩膜版M1上的曝光图形的尺寸决定的。

[0042] 如图4所示，在所述第一介质层301上形成第二介质层302。所述第二介质层302中形成位于下电极部112上方的上电极部111。所述上电极部111的径宽明显小于下电极部112，一般的，所述上电极部111的径宽为下电极部112的一半左右。其中，所述上电极部111的径宽是由掩膜版M2上的曝光图形的尺寸决定的，所述掩膜版M2同时保护着外围电路的晶体管上没有被曝光。

[0043] 如图5所示，在第二介质层302上形成相变层13，所述相变层13位于底部电极11的上电极部111上方。所述相变层13的宽度由掩膜版M3上的曝光图形的尺寸决定。

[0044] 如图6所示，在所述第二介质层302上形成覆盖过相变层13的第三介质层303。所述第三介质层303可利用化学机械研磨工艺将表面磨平。所述第二介质层302和第三介质层303中通过选择性刻蚀形成暴露第一接触孔21上表面的通孔220，所述通孔220的径宽和所述第一接触孔21的径宽相同。所述通孔220的径宽是由掩膜版M4上的曝光图形的尺寸决定，所述掩膜版M4同时保护着相变存储器区没有被曝光。

[0045] 如图7所示，在所述第三介质层303中形成底部至少暴露通孔220的沟槽230和暴露部分所述相变层13的通孔140。所述沟槽230的宽度至少大于通孔220的径宽，一般情况下，所述沟槽230的宽度远大于所述通孔220的径宽。通孔140的径宽和所述下电极部112的径宽相同。所述沟槽230和通孔140的宽度由掩膜版M5上的曝光图形的尺寸决定。

[0046] 如图8所示，在所述沟槽230和通孔220以及通孔140中填充导电材料，以形成连通第一接触孔21的第二接触孔22和连通接触孔的金属互连层23。在这一步骤的填充中，所述第二接触孔22中很容易形成空洞。

[0047] 经过发明人研究和观察发现，在这一步骤中，形成的所述沟槽230和通孔220的总深度非常深。这样的形状，不利于导电材料的填充。尤其是采用电镀工艺进行铜填充时，这样的形状会使得电镀时籽晶层无法形成在处于沟槽230下部的通孔220内壁上。进而影响后续的电镀，使得所述通孔220中不能填充入铜，形成空洞。这会带来器件的不良接触，影响器件的正常工作。

[0048] 针对上述问题，本发明提供一种新的相变存储器的制作方法，以改善上述问题，下面结合附图对本发明的具体实施方式做详细的说明。

[0049] 如图9所示，半导体衬底300'至少分为相变存储器区和外围电路区，其中外围电路区形成有外围电路晶体管20'。而后沉积第一介质层301'，在相变存储器区上第一介质层301'内形成底部电极11'的下电极部112'，外围电路区上第一介质层301'内形成位于外围电路晶体管20'栅极上方的第一接触孔21'。所述下电极部11'和第一接触孔21'的径宽可相同，且两者的径宽是由同一块掩膜版M1'上的曝光图形的尺寸决定的。

[0050] 所述半导体衬底300'的材质可以为单晶硅（Si）、单晶锗（Ge）、硅锗（GeSi）或碳化硅（SiC）；也可以是绝缘体上硅（SOI）、绝缘体上锗（GOI）；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。

[0051] 为了控制相变存储器的操作，在半导体衬底300'上形成相变存储器的下电极部112'之前，需在半导体衬底300'上形成开关元件（未图示），开关元件与后续形成的相变存储器电性连接，以对相变存储器的电极进行加热，使部分相变材料层（与下电极接触的那部分相变材料层）的晶态发生改变。开关元件包括P型半导体层和N型半导体层所组成的垂直二极管（vertical diode），但本发明不局限于此，所述开关元件亦可以是双极结晶体管（bipolar junction transistor，BJT）或金属氧化物半导体场效应晶体管（metal oxide semiconductor field effect transistor，MOSFET）。

[0052] 半导体衬底300'中还可以是已完成CMOS前段工艺的衬底，即半导体衬底300'内可能包含隔离结构、电容、二极管或类似半导体器件结构。本实施例中，沉积第一介质层301'前，所述半导体衬底300'中已形成外围电路晶体管的源漏结构（未图示）。

[0053] 所述第一介质层301'的材质可为氧化物层或氮化物层。所述氧化物层可包括氧化硅（SiO2）、硼磷硅酸盐玻璃（BPSG）、磷硅酸盐玻璃（PSG）、原硅酸四乙酯（TEOS）、未掺杂的硅酸盐玻璃（USG）、旋涂玻璃（SOG）、高密度等离子体（HDP）或旋涂介电质（SOD）。氮化物层可包括氮化硅（氮化硅Si3N4）或氧氮化硅（SiON）。在本实施例中，所述第一介质层301'可以为氧化硅，所述氧化硅可以以正硅酸乙酯（PETEOS）为硅源，通过等离子体气相沉积工艺沉积。

[0054] 所述底部电极11'的材质可以是Ti、W、Ta、TiN、TiW、TaN、TiAl、TiWN或TiAlN等。在本发明的优选实施例中，所述导电材料为W。

[0055] 在第一介质层301′中形成所述底部电极11'的下电极部112'和位于外围电路晶体管20'的栅极上的第一接触孔21'的方式包括：在第一介质层301'上形成光刻胶（未图示），然后通过具有下电极部112'和第一接触孔21'的曝光图形的掩膜版M1'进行曝光，使得光刻胶形成具有下电极部112'和第一接触孔21'图形的光刻胶掩模。然后，利用具有下电极部112'和第一接触孔21'图形的光刻胶掩模对第一介质层301'进行刻蚀，刻蚀进行至露出半导体衬底和所述栅极，以形成下电极部112'的通孔（未图示）和第一接触孔21'的通孔，所述下电极部112'的通孔的位置与半导体衬底300'中的开关元件相对应，以使相变存储器可与开关元件电连接在一起。然后，沉积导电材料，直至所述通孔被所述导电材料填满。在沉积所述导电材料之前，可在所述通孔的侧壁及底部上沉积一层扩散阻挡层（未图示），如TiN，以防止后续沉积在通孔中的导电材料扩散至介电层中。接着，对导电材料进行化学机械研磨，直至第一介质层301'露出。至此，参图9所示，可在半导体衬底上的第一介质层301'内形成下电极部112'和第一接触孔21'。

[0056] 如图10所示，在所述第一介质层301'上形成第二介质层302'；在所述第二介质层302'中形成位于下电极部112'上方的上电极部111'和位于第一接触孔21'上方的第二接触孔22'。所述第二介质层301'的厚度可小于所述第一介质层301'。

[0057] 相变存储器要实现在逻辑值0到逻辑值1之间的转化时，必须用足够的能量激励相变层的温度上升到熔化温度，然后，进行快速淬火处理，使相变层部分由结晶态变成非晶态，从而实现数据存储。相变层的晶态转变过程需要加热，该加热一般是使用底部电极11'对相变层进行加热。底部电极11'对相变层的加热效果好坏将直接影响相变存储器的读写速率。本实施例中，采用缩小底部电极11′与相变层构成的欧姆接触的接触面积，以提高接触电阻。故所述上电极部111'和第二接触孔22'的径宽相同，且明显小于下电极部112'的径宽。一般的，所述上电极部111'和第二接触孔22'的径宽为下电极部112'的一半左右。其中，所述上电极部111'和第二接触孔22'的径宽是由掩膜版M2'上的曝光图形的尺寸决定的。

[0058] 所述第二介质层302'的材质可为氧化物层或氮化物层。所述氧化物层可包括氧化硅（SiO2）、硼磷硅酸盐玻璃（BPSG）、磷硅酸盐玻璃（PSG）、原硅酸四乙酯（TEOS）、未掺杂的硅酸盐玻璃（USG）、旋涂玻璃（SOG）、高密度等离子体（HDP）或旋涂介电质（SOD）。氮化物层可包括氮化硅（氮化硅Si3N4）或氧氮化硅（SiON）。在本实施例中，所述第二介质层302'可以为氧化硅，所述氧化硅可以以正硅酸乙酯（PETEOS）为硅源，通过等离子体气相沉积工艺沉积。优选的，所述第二介质层302'的厚度小于所述第一介质层301'，可以减小后续工艺中形成在第二介质层302'中的上电极部和第二接触孔的高度，即可以减小填充导电材料时由于高深宽比带来的难度。

[0059] 在第二介质层302'中形成所述底部电极11'的上电极部111'和位于第一接触孔21'上的第二接触孔22'的方式包括：在第二介质层302'上形成光刻胶（未图示），然后通过具有上电极部111'和第二接触孔22'的曝光图形的掩膜版M2'进行曝光，使得光刻胶形成具有上电极部111'和第二接触孔22'图形的光刻胶掩模。然后，利用光刻胶掩模对第二介质层
302'进行刻蚀，刻蚀进行至露出下电极部112'和第一接触孔21′中的导电材料，以形成上电极部111'的通孔（未图示）和第二接触孔22'的通孔。然后，沉积导电材料，直至所述通孔被所述导电材料填满。在沉积所述导电材料之前，可在所述通孔的侧壁及底部上沉积一层扩散阻挡层（未图示），如TiN，以防止后续沉积在通孔中的导电材料扩散至介电层中。接着，对导电材料进行化学机械研磨，直至第二介质层302'露出。至此，参图10所示，可在半导体衬底上的第二介质层302'内形成上电极部111'和第二接触孔22'。

[0060] 如图11所示，在第二介质层302'上形成相变层13'，所述相变层13'位于底部电极11'的上电极部111'上方。所述相变层13'的宽度由掩膜版M3'上的曝光图形的尺寸决定。

[0061] 所述相变层13'由相变材料形成，其形成方式为：先在第二介质层302'上沉积相变材料层，相变材料可包括硫族化合物，如锗-锑-碲（Ge-Sb-Te）、砷-锑-碲（As-Sb-Te）、锡-锑-碲（Sn-Sb-Te）等等。在本发明的优选实施例中，所沉积的相变材料为锗-锑-碲（Ge-Sb-Te，GST）。

[0062] 然后，沉积阻挡层。在本发明的一个实施例中，根据后续工艺的需要，沉积相变材料层之后，会在相变材料层上沉积阻挡层（未图示），阻挡层所起到的作用之一是保护位于其下方的相变材料层。阻挡层可包括TiN、TiW等合适的导电材料。在本发明的优选实施例中，阻挡层为TiN。

[0063] 接着，在阻挡层上形成光刻胶（未图示），然后通过具有相变层13'的曝光图形的掩膜版M3'进行曝光，使阻挡层上方在对应底部电极11'的位置覆盖有光刻胶掩模。

[0064] 再以光刻胶掩模为掩模，进行选择性刻蚀，去除未被光刻胶覆盖的阻挡层、相变材料层，在底部电极11'上形成相变层13'。其中，进行选择性刻蚀的方法有多种，如干法刻蚀、湿法刻蚀或两者结合。

[0065] 然后去除光刻胶。

[0066] 如图12所示，在所述第二介质层302上形成覆盖过所述相变层13上表面的第三介质层303'，在所述第三介质层303'中形成底部至少暴露第二接触孔22'的沟槽230'和暴露所述相变层13'上表面的通孔140'。所述沟槽230'的宽度至少大于第二接触孔22'的径宽，所述通孔140'的宽度小于所述相变层的宽度。一般情况下，沟槽230'的宽度会远大于第二接触孔22'的径宽。所述沟槽230'和通孔140'的宽度由掩膜版M4'上的曝光图形的尺寸决定。

[0067] 所述第三介质层303'的材质可为氧化物层或氮化物层。所述氧化物层可包括氧化硅（SiO2）、硼磷硅酸盐玻璃（BPSG）、磷硅酸盐玻璃（PSG）、原硅酸四乙酯（TEOS）、未掺杂的硅酸盐玻璃（USG）、旋涂玻璃（SOG）、高密度等离子体（HDP）或旋涂介电质（SOD）。氮化物层可包括氮化硅（氮化硅Si3N4）或氧氮化硅（SiON）。在本实施例中，所述第三介质层303'可以为氧化硅，所述氧化硅可以以正硅酸乙酯（PETEOS）为硅源，通过等离子体气相沉积工艺沉积，所述沉积进行至覆盖过所述相变层13'。沉积好第三介质层303'后对第三介质层303'进行化学机械研磨磨平所述第三介质层303'的上表面。

[0068] 然后在第三介质层303'上形成光刻胶（未图示），然后通过具有沟槽230'和通孔140'的曝光图形的掩膜版M4'进行曝光，使光刻胶形成具有沟槽230'和通孔140'的曝光图形的光刻胶掩模。以光刻胶掩模为掩模，对第三介质层303'进行选择性刻蚀，刻蚀至暴露出第二接触孔22'和部分所述相变层13'，从而形成沟槽230'和通孔140'。然后去除光刻胶。进行选择性刻蚀的方法有多种，如干法刻蚀、湿法刻蚀或两者结合。

[0069] 如图13所示，在如图12所示的通孔140'与沟槽230'中填充入导电层，以形成相变存储器的顶部电极14'和金属层23'。形成导电层的方法为沉积导电材料，直至沟槽230'和通孔140'被所述导电材料填满。在沉积所述导电材料之前，可在沟槽230'和通孔140'的侧壁及底部上沉积一层扩散阻挡层（未图示），如TiN，以防止后续沉积在通孔中的导电材料扩散至介电层中。接着，对导电材料进行化学机械研磨，直至第三介质层303'露出，即形成好了相变存储器的顶部电极14'，以及外围电路中晶体管的金属层23'。

[0070] 至此，在半导体衬底上形成好了缩小底部电极11'与相变层13'构成的欧姆接触的接触面积的相变存储器，所述相变存储器中还包括外围驱动电路的晶体管20'。

[0071] 如前所述，现有工艺包括：1）制作好相变存储器的底部电极的上电极部；2）形成相变层；3）制作外围电路的晶体管的第二接触孔的通孔；4）制作第二接触孔通孔上方的金属互连槽；5）填充导电材料到第二接触孔的通孔和金属互连槽以形成外围电路的金属互连。本实施例提供的制作工艺包括：1）同时形成上电极部112的通孔和第二接触孔的通孔；2）一起填充导电材料到上电极部112的通孔和第二接触孔的通孔内；3）形成相变层；4）形成第二接触孔上方的沟槽；5）填充导电材料于其中以完成金属互连。两者比较起来，本实施例中提供的方案中，由于是先填充好第二接触孔中的导电材料，形成相变层，再形成其上方的金属互连槽，再单独对金属互连槽进行填充。这样的方式能确保第二接触孔中填充的导电材料不会出现填充空洞，从而确保第二接触孔处不会引起器件的不良接触的问题，保证了器件的有效工作。另外，本实施例提供的制作方法中，是将相变存储器上的上电极部的通孔和外围电路的第二接触孔的通孔利用同一个掩膜版在同一次曝光中实现的，而现有技术是分别形成相变存储器的上电极部，然后再形成外围电路的第二接触孔。两者比较起来，本实施例提供的方法省去了一次掩膜版和曝光，节省了工艺成本。

[0072] 以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。

[0073] 虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

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