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PCI总线电能质量瞬态事件采集卡及其采集方法

阅读：1029发布：2020-05-30

IPRDB可以提供PCI总线电能质量瞬态事件采集卡及其采集方法专利检索，专利查询，专利分析的服务。并且本发明提供一种PCI总线电能质量瞬态事件采集卡及其采集方法，属于电能质量检测分析技术领域。采集卡按采集一个网点需要设置四个采集通道，每一通道独自配置有12位分辨率的A/D转换器和FIFO存储器，按电能质量瞬态事件发生与否变换数据采集速率，发生事件为20MSPS，未发生为20kSPS，有效提高了采集数据的信息量。PCI总线数据传输采用FIFO缓存1k数据块巡查发送控制策略，只有当巡查到的采集通道中的FIFO存储器已缓存有1k数据时，才从该通道读出1k采集数据传送到PCI总线，若是缓存数据不足1k或传送完1k数据块后，立即转入检查下一采集通道，避免单个通道独占PCI总线，阻滞其它通道传输，进而阻塞数据采集。，下面是PCI总线电能质量瞬态事件采集卡及其采集方法专利的具体信息内容。

权利要求

1.一种PCI总线电能质量瞬态事件采集卡，由A/D转换器、FIFO存储器、PCI总线桥接加速器、数据采集控制器和数据传输控制器构成，其特征是：设有第一、第二、第三、第四共四个采集通道分别采集一个电压网点的A相、B相、C相和N线电压，各采集通道单独配置有A/D转换器和FIFO存储器，其相互之间通过数据总线连接，A/D转换器为多级流水线结构；

每二个采集通道设置一个数据采集控制器，这二个采集通道的A/D转换器、FIFO存储器分别通过控制信号总线与该数据采集控制器连接；各采集通道的FIFO存储器通过控制信号总线与数据传输控制器连接，通过数据总线与PCI总线I/O加速器连接；数据传输控制器通过控制信号总线与PCI总线I/O加速器连接；PCI总线I/O加速器通过PCI总线连接器连接计算机PCI总线；驱动A/D转换器的转换时钟和FIFO存储器的写时钟是20MHz，相位差

180°，每一FIFO存储器的读数时钟是40MHz；数据采集时按电能质量瞬态事件发生与否自动变换数据采集速率，发生事件为20MSPS，未发生事件为20kSPS，且采集速率的切换是通过控制每一采集通道FIFO存储器的写使能信号实现的。

2.根据权利要求1所述的采集卡，其特征在于采集数据的PCI总线传输采用FIFO存储器1k数据块巡查发送控制策略；应用软件通过PCI总线启动数据传输，当数据传输控制器确认出现在本地总线上的数据传输控制信号有效后，首先判定是否从第一采集通道的FIFO存储器中读出1k数据块发送到PCI总线，若该FIFO存储器的几乎空标志为高电平，则指示已缓存数据已超过1k，于是数据传输控制器同时置FIFO存储器的读使能信号有效和本地控制总线中的数据已准备好信号有效，按40MHz的读时钟从该FIFO存储器中读出1k数据块发送到PCI总线，然后转入判定是否从第二采集通道FIFO存储器中读出1k数据块发送到PCI总线；若FIFO存储器的几乎空标志为低电平，指示缓存的数据不足1k，则直接转入判定是否从第二采集通道的FIFO存储器中读出1k数据块发送到PCI总线；第三、第四采集通道依次类推，如此周而复始，直至出现下述两种情形之一后中断数据传输进程，一是应用软件请求传输的数据块已传完，则立即结束本次数据传输，释放本地总线；二是每个通道的FIFO存储器中所缓存的数据均不足1k，则暂停等待。

说明书全文

PCI总线电能质量瞬态事件采集卡及其采集方法

技术领域

[0001] 本发明属于电能质量检测分析技术领域，涉及一种PCI总线电能质量瞬态事件采集卡及其采集方法，应用于记录一个网点电压发生的电能质量瞬态事件。

背景技术

[0002] 现有的PCI总线数据采集卡构成原理是：采集卡由输入信号调理电路、A/D转换器、RAM或FIFO(先进先出)存储器、PCI总线桥接芯片及其A/D转换、数据存储与传输控制器组成。采集卡工作时，按所设定的采集速率，将模拟信号转换为数据量、先缓存于存储器中，而后通过PCI总线传输。根据PCI2.2总线规范，在33MHz时钟下，PCI总线的数据最大流通量为132M字节/秒。考虑到在台式PC体系结构中，系统其它外设要挤占一部分PCI总线资源，采集卡能够实际利用的数据流通量只有上述的50％左右，致使在多通道高速采集卡设计中，数据采集速率和通道数目受到PCI总线的数据流通量严重制约。现有的采集卡设计方案为了规避这一瓶颈，或是采用较低采样速率的连续采集方式、减少总数据采集量，以适应PCI总线的数据流通量；或是采用较高采样速率的间歇采集方式，采集卡每次只采集一定时间长度的数据，先缓存于RAM或FIFO存储器中，然后再逐一通过PCI总线传输数据。然而，对于采集电能质量瞬态事件信号的一类应用来说，常态下的被采集信号所包含的非基波分量位于低频段，只是在发生瞬态事件的时段中，才会含有大量的中高频分量，显而易见，PCI总线数据采集卡采集这类信号，用持续不变的较高采样速率是不合理的、这样既限制了采集速率的提高，又采集了大量无意义数据，徒增PC系统开销，而用较低采样速率则会捕捉不到完整的瞬态事件信息。

发明内容

[0003] 为了解决上述技术问题，本发明提供一种PCI总线电能质量瞬态事件采集卡及其采集方法，具有采集一个电压网点(A相、B相、C相和N线)所需要的4个数据采集通道，转换精度为12位分辨率。在PCI总线能够承载的数据流通量下，采集卡设计从优化采集卡的数据采集控制方式和数据传输控制策略两个方面入手，使每一通道的事件采集速率达到20MSPS(每秒兆次采样)。

[0004] 所采用的具体技术方案是：

[0005] 一种PCI总线电能质量瞬态事件采集卡，由A/D转换器、FIFO存储器、PCI总线桥接加速器、数据采集控制器和数据传输控制器构成，其特征是：设有第一、第二、第三、第四共四个采集通道分别采集一个电压网点的A相、B相、C相和N线电压，各采集通道单独配置有A/D转换器和FIFO存储器，其相互之间通过数据总线连接，A/D转换器为多级流水线结构；每二个采集通道设置一个数据采集控制器，这二个采集通道的A/D转换器、FIFO存储器分别通过控制信号总线与该数据采集控制器连接；各采集通道的FIFO存储器通过控制信号总线与数据传输控制器连接，通过数据总线与PCI总线I/O加速器连接；数据传输控制器通过控制信号总线与PCI总线I/O加速器连接；PCI总线I/O加速器通过PCI总线连接器连接计算机PCI总线。

[0006] 所述的PCI总线电能质量瞬态事件采集卡，其特征在于驱动A/D转换器的转换时钟和FIFO存储器的写时钟是20MHz，相位差180°，每一FIFO存储器的读数时钟是40MHz。

[0007] 所述的PCI总线电能质量瞬态事件采集卡，其数据采集方法的特征在于按电能质量瞬态事件发生与否自动变换数据采集速率，发生事件为20MSPS，未发生事件为20kSPS，且采集速率的切换是通过控制每一采集通道FIFO存储器的写使能信号实现的。

[0008] 所述的采集方法，其特征在于采集数据的PCI总线传输采用FIFO存储器1k数据块巡查发送控制策略。应用软件通过PCI总线启动数据传输，当数据传输控制器确认出现在本地总线上的数据传输控制信号有效后，首先判定是否从第一采集通道的FIFO存储器中读出1k数据块发送到PCI总线，若该FIFO存储器的几乎空标志为高电平，则指示已缓存数据已超过1k，于是数据传输控制器同时置FIFO存储器的读使能信号有效和本地控制总线中的数据已准备好信号有效，按40MHz的读时钟从该FIFO存储器中读出1k数据块发送到PCI总线，然后转入判定是否从第二采集通道FIFO存储器中读出1k数据块发送到PCI总线；若FIFO存储器的几乎空标志为低电平，指示缓存的数据不足1k，则直接转入判定是否从第二采集通道的FIFO存储器中读出1k数据块发送到PCI总线；第三、第四采集通道依次类推，如此周而复始，直至出现下述两种情形之一后中断数据传输进程，一是应用软件请求传输的数据块已传完，则立即结束本次数据传输，释放本地总线；二是每个通道的FIFO存储器中所缓存的数据均不足1k，则暂停等待。

[0009] 数据采集采用按电能质量瞬态事件发生与否变换数据采集速率控制方式，在通道发生电能事件时的采集速率为20MSPS，而未发生电能事件则为20kSPS，有效提高了采集数据的信息量；数据传输采用FIFO存储器1k数据块巡查发送控制策略，只有当巡查到的采集通道FIFO存储器已缓存有1k数据时，才从该通道读出1k数据块传送到PCI总线，若是缓存数据不足1k或是在传送完1k数据块后，立即转入检查下一采集通道，如此周而复始，避免单个通道独占PCI总线，阻滞其它通道传输，进而阻塞数据采集，导致电能质量瞬态事件信息采集遗漏。

[0010] 本发明提供的PCI总线电能质量瞬态事件采集卡包括：

[0011] (1)用于模拟信号采集的模数转换单元，每个采集通道独立配置，由四片A/D转换器AD9226构成。AD9226转换器为8级流水线结构，最高采样速率为65MSPS，将被采集模拟信号转换为12位数据量，送至FIFO存储器的输入数据总线端口。

[0012] (2)用于模数转换结果的缓存单元，每个采集通道独立配置，由四片FIFO存储器IDT72V265构成。IDT72V265存储器为18位字宽、16k存储容量，具有超同步读写特性，并发数据读写互不影响。FIFO存储器存储的采集数据有效位为16位，其中D11～D0为A/D转换结果，D12位为A/D转换结果溢出标志，D13位为控制器写入的事件采集标志，D14和D15位为通道号。

[0013] (3)用于通道数据采集的控制单元，由两片CPLD(复杂可编程逻辑器件)控制器EPM7128S构成。一片控制A相和B相采集通道的A/D转换器和模数转换结果FIFO存储器缓存，一片控制C相和N线采集通道的A/D转换器和模数转换结果FIFO存储器缓存。控制器实现的每一通道数据采集控制功能是：①产生AD9226模数转换所需的20MHz时钟信号，②产生将A/D转换结果写入FIFO存储器所需的20MHz时钟信号，由于A/D转换器的模数转换和FIFO存储器的数据写入都是由各自时钟信号的上升沿驱动的，因此FIFO写时钟信号与A/D转换时钟信号互为倒相关系，③按FIFO存储器的存储状态和发生电能质量瞬态事件的指示信号(由采集卡上连接器输入)产生将A/D转换结果写入IDT72V265的写使能信号，当发生电能质量瞬态事件时写入速率为20M字/秒，未发生时为写入速率20k字/秒，④向FIFO存储器的D13位写入事件采集标志。

[0014] (4)用于数据采集卡本地总线与PCI总线的桥接单元，由一片PCI总线I/O加速器PCI9054构成，支持两侧总线异步传输数据。通过对PCI9054的内部配置寄存器进行工作模式配置，实现将PCI总线侧的数据传输控制信号变换为采集卡上本地总线侧的数据传输控制信号。本发明使用PCI9054的DMA0通道传输采集数据，数据传输配置为地址不变(DMAMODE0[11]＝1)的连续突发(置结束突发使能位DMAMODE0[7]和突发使能位DMAMODE0[8])模式，数据总线为16位字宽(DMAMODE0[0]＝1、DMAMODE0[1]＝0)，本地总线时钟为40MHz。

[0015] (5)用于四个采集通道的FIFO存储数据读出并向PCI总线传送的控制单元，由一片CPLD控制器EPM7128S构成。控制器实现的功能是：①按本地总线上的数据传输控制信号启动数据传输进程，②按巡查FIFO存储器是否已存储1k数据的结果控制1k数据块传输，若均不足1k数据则暂停等待，③分别产生四个FIFO存储器的40MHz读时钟信号，④按本地总线上的数据传输控制信号停止数据传输进程。控制器控制四个FIFO存储器向PCI总线发送数据的控制策略是：应用软件通过PCI总线启动数据传输，当CPLD控制器确认出现在本地总线上的数据传输控制信号有效后，首先判定是否从第一采集通道的FIFO存储器中读出1k数据块发送到PCI总线，若其FIFO存储器的几乎空标志为高电平，则指示已缓存超过1k数据，于是CPLD控制器同时置FIFO存储器的读使能信号有效和本地控制总线中的数据已准备好信号有效，按40MHz读时钟从该FIFO存储器中读出1k数据块，通过PCI9054发送到PCI总线，然后转入判定是否从第二采集通道FIFO存储器中读出1k数据块发送到PCI总线；若FIFO存储器的几乎空标志为低电平，指示已缓存数据不足1k，则直接转入判定是否从第二采集通道的FIFO存储器中读出1k数据块发送到PCI总线；如此周而复始，直至出现下述两种情形之一后中断数据传输进程，一是应用软件请求传输的数据块已传完，则立即结束本次数据传输，释放本地总线；二是每个通道的FIFO存储器中所缓存的数据均不足1k，则暂停等待。在上述数据传输过程中，由于超同步FIFO存储器的数据读写互不影响，数据采集正常进行。

[0016] 本发明提出的用于采集电能质量瞬态事件的PCI总线4通道数据采集卡，具有以下应用效果和特点：

[0017] 1、电能质量瞬态事件的发生具有突发随机性和持续短暂性，数据采集控制方式按有事件20MSPS、无事件20kSPS进行，有效避免了大量无意义数据，在满足PCI总线数据流通量前提下，保证了电能质量瞬态事件信息采集的在线连续性。

[0018] 2、采用8级流水线结构A/D转换器，不会因事件鉴别的阈值和延时造成瞬态事件起始信息遗漏，确保了事件信息采集的完整性。

[0019] 3、通过置A/D转换器为20M恒速转换，用FIFO存储器写使能信号控制数据采集速率为20MSPS或20kSPS，既避免了采用A/D转换速率切换所引起的转换精度下降，又使流水线结构A/D转换器的采样数据存储控制大为简化。

[0020] 4、每一采集通道单独配置超同步FIFO存储器，采集数据的写入与读出互不影响。

[0021] 5、数据传输采用FIFO缓存1k数据块巡查发送控制策略，既避免了一个通道独占PCI总线传输，阻滞其它通道，进而阻塞数据采集，致使事件信息采集不完整，又减小了主机组织事件记录文档的开销。

[0022] 综上所述，本发明提出的用于采集电能质量瞬态事件的4通道PCI总线数据采集卡，能够在线采集一个网点4路交流电压中发生的电能质量瞬态事件，通过PCI总线传输并完整记录，捕捉波形能力达到10MHz。

附图说明

[0023] 图1是本发明的电路构成原理方框图。

[0024] 图2是A相和B相采集通道的数据采集部分原理电路图。

[0025] 图3是C相和N线采集通道的数据采集部分原理电路图。

[0026] 图4是PCI总线数据传输部分的原理电路图。

[0027] 图5是PCI总线数据传输控制程序框图。

具体实施方式

[0028] 在图1～图4中，1是采集卡外部输入信号连接器，2是A相和B相采集通道的数据采集部分，3是C相和N线采集通道的数据采集部分，4是PCI总线数据传输部分，5是PCI总线连接器，6～9分别是A相、B相、C相和N线采集通道的数据采集电路，Da1、Db1、Dc1和Dn1分别是A相、B相、C相和N线采集通道的A/D转换器AD9226，Da2、Db2、Dc2和Dn2分别是A相、B相、C相和N线采集通道的FIFO存储器IDT72V265，Dab是A相和B相采集通道的数据采集控制器EPM7128S，Dcn是C相和N线采集通道的数据采集控制器EPM7128S，D1是PCI总线I/O加速器PCI9054，D2是PCI总线数据传输控制器EPM7128S。

[0029] 在图1中，+Va和-Va、+Vb和-Vb、+Vc和-Vc、+Vn和-Vn分别是A相、B相、C相、N线通道的差分输入信号，Val和Vah、Vbl和Vbh、Vcl和Vch、Vnl和Vnh分别是指示A相、B相、C相、N线通道发生电能质量瞬态事件的输入信号，DOa12～DOa0、DOb12～DOb0、DOc12～DOc0和DOn12～DOn0分别是Da1、Db1、Dc1和Dn1的模数转换结果输出数据总线(12位转换结果+溢出标志)，ADa、ADb、ADc和ADn分别是Da1、Db1、Dc1和Dn1的模数转换控制信号总线，WRa、WRb、WRc和WRn分别是Da2、Db2、Dc2和Dn2的数据写入控制信号总线，RDa、RDb、RDc和RDn分别是Da2、Db2、Dc2和Dn2的数据读出控制信号总线，D15～D0是Da2、Db2、Dc2和Dn2的输出数据总线，LBus是数据采集卡的本地控制信号总线。

[0030] 采集卡的模数转换输入信号+Vx和-Vx(x＝a、b、c、n)和指示发生电能质量瞬态事件输入信号Vxl和Vxh(x＝a、b、c、n)均来自信号调理板，由信号调理板电路将网点交流电压进行电阻分压、高输入阻抗→低输出阻抗变换、单端输入信号→差动输出信号变换以及二阶高通滤波和瞬态事件鉴别(窗口比较器)等处理后得到。

[0031] 采集卡的A相和B相采集通道原理电路如图2所示，图中+Va和-Va、+Vb和-Vb分别连接到Da1和Db1的46引脚VinA和47引脚VinB，Vah、Val、Vbh和Vbl分别连接到控制器Dab的IO脚68～71，A/D转换器Da1和Db1的ADC控制总线信号ADa和ADb(转换时钟CLK和数据输出使能OEB#)分别连接到控制器Dab的IO脚54、53和32、30，FIFO存储器Da2和Db2的数据写入控制总线信号WRa和WRb(发生事件标志D13、FIFO半满标志HF#、几乎满标志PAF#、已满标志FF#、写入使能WEN#、写入时钟WCLK和主复位MRS#)，分别连接到控制器Dab的IO脚52、50、49、48、45、46、47和29、28、27、25、22、23、24，Dab实现的A相和B相通道数据采集控制逻辑如表1所示。

[0032] 表1通道数据采集控制逻辑

[0033]

[0034] 注：表中x表示采集通道，x＝a、b、c或n，H表示逻辑高电平，L表示逻辑低电平。

[0035] 采集卡的C相和N线采集通道原理电路如图3所示，图中+Vc和-Vc、+Vn和-Vn分别连接到Dc1和Dn1的46引脚VinA和47引脚VinB，Vch、Vcl、Vnh和Vnl分别连接到控制器Dcn的IO脚77～80，A/D转换器Dc1和Dn1的ADC控制总线信号ADc和ADn(转换时钟CLK和数据输出使能OEB#)分别连接到控制器Dcn的IO脚55、53和33、31，FIFO存储器Dc2和Dn2的数据写入控制总线信号WRc和WRn(发生事件标志D13、FIFO半满标志HF#、几乎满标志PAF#、已满标志FF#、写入使能WEN#、写入时钟WCLK和主复位MRS#)，分别连接到控制器Dcn的IO脚52、50、49、48、42、44、45和30、28、27、25、23、24、25，控制器Dcn实现的C相和N线通道数据采集控制逻辑同表1。

[0036] 图4所示为PCI总线数据传输部分的原理电路，FIFO存储器Da2、Db2、Dc2和Dn2的数据读出控制总线信号RDa、RDb、RDc和RDn(几乎空PAE#、读时钟信号RCLK和读使能信号REN#)，分别连接到控制器D2的IO脚41、42、43、46、48、50、52、53、54、67、68、69，本地总线的数据传输控制信号LBus包括了PCI9054的BLAST#、ADS#、LHOLDA、LHOLD、READY#、LBE1#和LW/R#以及地址信号LA21、LA22、LA23，分别连接到控制器D2的IO脚16、17、19、20、21、36、37、22、23、24，控制器D2实现FIFO缓存1k数据块巡查发送控制策略的控制逻辑如表2所示。数据传输控制程序框图如图5所示。

[0037] 表2 PCI总线数据传输控制逻辑

[0038]

[0039] 注：H表示逻辑高电平，L表示逻辑低电平，x表示任意逻辑电平。

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