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1. 发明授权

KR102450573B1 메모리 장치 有权
公开(公告)号：KR102450573B1
公开(公告)日：2022-10-07
申请号：KR1020160119427
申请日：2016-09-19
IPC分类号： H01L27/115

2. 发明授权

KR102435288B1 에칭 방법 有权
公开(公告)号：KR102435288B1
公开(公告)日：2022-08-23
申请号：KR1020160065017
申请日：2016-05-26
IPC分类号： H01L21/3065 , H01L21/3213 , H01L21/311 , H01L21/324 , H01L21/683 , H01L27/115 , H05H1/46 , H01L21/02
摘要： 실리콘산화막및 실리콘질화막이교호로적층됨으로써구성된다층막을가지는제 1 영역과, 단층의실리콘산화막을가지는제 2 영역을에칭하는방법을제공한다. 일실시형태의방법은, 플라즈마처리장치의처리용기내에서, 플루오르카본가스, 및산소가스를포함하는제 1 처리가스의플라즈마를생성하는제 1 플라즈마처리공정과, 처리용기내에서, 수소가스, 삼불화질소가스, 취화수소가스및 탄소함유가스를포함하는제 2 처리가스의플라즈마를생성하는제 2 플라즈마처리공정을포함한다. 제 1 플라즈마처리공정에서는정전척의온도가제 1 온도로설정된다. 제 2 플라즈마처리공정에서는정전척의온도가제 1 온도보다낮은제 2 온도로설정된다.

3. 发明授权

KR102432795B1 반도체 장치 및 그 동작 방법 有权
公开(公告)号：KR102432795B1
公开(公告)日：2022-08-17
申请号：KR1020160074621
申请日：2016-06-15
IPC分类号： G11C16/04 , G11C16/08 , G11C16/26 , H01L27/115
摘要： 반도체장치는제1 길이의채널을갖는제1 메모리스트링들및 제1 길이보다짧은제2 길이의채널을갖는제2 메모리스트링들을포함하고, 그동작방법은상기제1 메모리스트링들에포함된제1 메모리셀들중 하나의제1 워드라인을공유하는제1 메모리셀들이하나의제1 리드유닛을구성하고, 상기제1 리드유닛에대해제1 리드동작을수행하는단계; 및상기제2 메모리스트링에포함된제2 메모리셀들중 하나의제2 워드라인을공유하는제2 메모리셀들이하나의제2 리드유닛을구성하고, 상기제2 리드유닛에대해제2 리드동작을수행하는단계를포함할수 있다.

4. 发明授权

KR102395563B1 비휘발성 메모리 소자 및 이의 제조 방법 有权
公开(公告)号：KR102395563B1
公开(公告)日：2022-05-06
申请号：KR1020160094019
申请日：2016-07-25
IPC分类号： H01L27/115 , H01L29/66 , H01L29/792
摘要： 본발명은비휘발성메모리소자및 이의제조방법에관한것이다. 본발명의일 실시예에따르면, 채널층; 상기채널층상의정보저장층; 상기정보저장층상에배치되고서로이격된복수의제어게이트들; 및상기복수의제어게이트들중 인접하는제어게이트들사이에배치되는적어도하나이상의서브게이트를포함하는비휘발성메모리소자가제공될수 있다.

5. 发明授权

KR102324627B1 자기 저항 소자를 포함하는 반도체 소자 有权
公开(公告)号：KR102324627B1
公开(公告)日：2021-11-10
申请号：KR1020140150622
申请日：2014-10-31
IPC分类号： H01L27/115 , H01L29/786
摘要： 저전력으로다기능을구현할수 있는자기저항소자를포함하는반도체소자를제공한다. 본발명에따른자기저항소자를포함하는반도체소자는채널영역의채널방향에대한양측에제1 불순물영역및 제2 불순물영역이배치되는셀 트랜지스터; 셀트랜지스터의제1 불순물영역과연결되는소스라인; 및셀 트랜지스터의제2 불순물영역과연결되는자기저항소자;를포함하되, 제1 불순물영역과제2 불순물영역은채널방향으로의채널영역의중심을기준으로형상및 불순물농도분포중 적어도하나가비대칭으로형성된다.

6. 发明授权

KR102318649B1 B4 플래시 메모리 프로그래밍 방법 有权
公开(公告)号：KR102318649B1
公开(公告)日：2021-10-28
申请号：KR1020210029278
申请日：2021-03-05
IPC分类号： G11C16/10 , G11C16/04 , H01L27/115
摘要： 본발명은 P형채널플래시메모리소자의소스를플로팅시키는단계; P형채널플래시메모리소자의게이트, 드레인및 기판에각각전압이인가되어기판에정공이주입되어드레인에전자가집적됨으로써 1차전자가형성되는단계; 드레인과기판에각각전압이인가되어드레인과기판사이에전장이형성되어전장의작용하에정공이아래로가속도운동하여 P형채널플래시메모리소자의기판과충돌되어 2차전자가생성되는단계; P형채널플래시메모리소자의게이트및 기판에각각전압이인가되어수직방향의전장의작용하에 2차전자에의해 3차전자를형성하도록하고 1차전자와합쳐서플로팅게이트에주입시켜프로그래밍을완성하는단계;를포함하는 B4 플래시메모리프로그래밍방법을제공한다. 본발명은프로그래밍전압작동방식을개선및 최적화하여 3차전자의여기및 밴드간터널링의 2가지방식을결합하여겹쳐서프로그래밍함으로써프로그래밍의효율을향상시킬수 있는동시에바디천공을방지할수 있으므로플래시메모리를보다축소하기위한조건을만들수 있다.

7. 发明授权

KR102310511B1 반도체 소자 및 그 형성 방법 有权
公开(公告)号：KR102310511B1
公开(公告)日：2021-10-08
申请号：KR1020140184594
申请日：2014-12-19
IPC分类号： H01L27/115
摘要： 반도체소자는셀 어레이영역및 계단영역을포함한다. 상기셀 어레이영역내에셀 게이트도전성패턴이배치된다. 상기셀 게이트도전성패턴은상기계단영역으로연장된다. 상기셀 어레이영역내에셀 수직구조체가배치된다. 상기셀 수직구조체는상기셀 게이트도전성패턴을관통한다. 상기계단영역내의상기셀 게이트도전성패턴상에셀 게이트콘택구조체가배치된다. 상기셀 게이트도전성패턴내에셀 게이트콘택영역이배치된다. 상기셀 게이트콘택영역은상기셀 콘택구조체와정렬된다. 상기셀 게이트도전성패턴과이격된제1 주변콘택구조체가배치된다. 상기제1 주변콘택구조체와이격된제2 주변콘택구조체가배치된다. 상기제1 주변콘택구조체하부에제1 주변콘택영역이배치된다. 상기제2 주변콘택구조체하부에제2 주변콘택영역이배치된다. 상기셀 게이트콘택영역은제1 원소를포함하고, 상기셀 게이트도전성패턴은상기제1 원소를포함하지않는다.

8. 发明授权

KR102307487B1 3차원 반도체 메모리 장치 및 그 제조 방법 有权
公开(公告)号：KR102307487B1
公开(公告)日：2021-10-05
申请号：KR1020140076514
申请日：2014-06-23
IPC分类号： H01L27/115 , H01L21/8247
摘要： 3차원반도체메모리장치가제공된다. 3차원반도체메모리장치는기판상에형성된주변회로구조체, 주변회로구조체상에형성된수평활성층, 수평활성층상에형성된복수개의전극들을포함하는적층구조체들, 적층구조체들을수직으로관통하는수직구조체, 적층구조체들사이의수평활성층내에형성된공통소오스영역, 및수평활성층내에형성된픽업영역들을포함한다. 수평활성층은주변회로구조체상에차례로형성된고농도의불순물을포함하는제1 활성반도체층, 불순물확산억제물질을포함하는제2 활성반도체층, 및저농도의불순물을포함하는제3 활성반도체층을포함한다.

9. 发明授权

KR102304301B1 저항변화 물질막, 이를 포함하는 저항변화 메모리 장치 有权
公开(公告)号：KR102304301B1
公开(公告)日：2021-09-23
申请号：KR1020140186754
申请日：2014-12-23
IPC分类号： H01L27/115
摘要： 저항변화물질막, 이를포함하는저항변화메모리소자를개시한다. 저항변화물질막은게르마늄(Ge), 안티몬(Sb), 텔루륨(Te) 및적어도하나이상의불순물(X)을포함하여, Xp(GeaSb(1-a-b)Teb)(1-p)로표시된다. 상기불순물의원자농도 p는 0

10. 发明授权

KR102293640B1 불휘발성 반도체 기억 장치 有权
公开(公告)号：KR102293640B1
公开(公告)日：2021-08-24
申请号：KR1020167028723
申请日：2015-04-20
IPC分类号： H01L27/115 , G11C16/04
摘要： 메모리유닛(1a)에서는, 제1 딥웰(DW1) 및제2 딥웰(DW2)이서로구속되지않고, 제1 딥웰(DW1) 및제2 딥웰(DW2)에대하여제1 웰(W1)의용량트랜지스터(3a, 3b)나, 제2 웰(W2)의기입트랜지스터(4a, 4b)의동작에필요한전압을, 제1 딥웰(DW1) 및제2 딥웰(DW2)에각각개별로인가할수 있다. 이에의해, 메모리유닛(1a)에서는, 제1 딥웰(DW1)과제1 웰(W1)과의전압차나, 제2 딥웰(DW2)과제2 웰(W2)과의전압차를, 터널효과가발생하는전압차(18[V])보다도작게할 수있으므로, 그만큼, 제1 딥웰(DW1) 및제1 웰(W1) 사이의접합전압이나, 제2 딥웰(DW2) 및제2 웰(W2) 사이의접합전압을작게할 수있어, 회로구조가미세화되어있는접합내압이낮은회로소자에도혼재시킬수 있는불휘발성반도체기억장치를제안한다.

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