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1. 发明授权

KR102472672B1 스트레인을 갖는 적층된 나노시트 FET들 및/또는 양자 우물이 적층된 나노시트 有权
公开(公告)号：KR102472672B1
公开(公告)日：2022-11-30
申请号：KR1020160026261
申请日：2016-03-04
IPC分类号： H01L29/06 , H01L21/306 , H01L21/3213 , H01L21/8234 , H01L21/203
摘要： 하나이상의서브-스택들을갖는나노시트스택구조를제조하는방법이제공된다. 상기방법은상기하나이상의서브-스택들을위한에피택시결정질의추기스택을성장시키되, 상기서브-스택들의각각은희생층, 서로다른물질특성들을갖는제1 및제2 비희생층들을포함하고, 상기비희생층들은전체제조공정동안준안정성에관련된열역학적(thermodynamic) 또는동역학적(kinetic) 임계두께이하로주어지고, 상기희생층은상기서브-스택들의각각의위 또는아래에만배치되고, 상기서브-스택들의각각은상기희생층을사용하여위 또는아래의인접한서브-스택에연결되고; 상기희생층의선택적제거후에남겨진나노시트들을지지하도록에피택시결정질의스택의양단에필라구조들이형성되도록나노시트장치들의제조공정을진행하고; 그리고상기비희생층들에대하여상기희생층을선택적으로제거하여, 상기스택에남겨진상기비희생층들은상기필라구조들에의하여고정되도록하고, 상기희생층의제거후 상기서브-스택들의각각은상기비희생층들을포함한다.

2. 发明授权

KR102469896B1 반도체 소자용 패시베이션 층 有权
公开(公告)号：KR102469896B1
公开(公告)日：2022-11-22
申请号：KR1020200068448
申请日：2020-06-05
IPC分类号： H01L21/8238 , H01L29/06 , H01L29/423 , H01L29/66 , H01L29/786
摘要： FET 소자의능동영역상에패시베이션층을갖는반도체소자의구조체및 반도체소자를제조하는방법이개시된다. 반도체소자는기판, 상기기판상에배치된제1 및제2 소스/드레인(S/D) 영역, 상기제1 및제2 S/D 영역사이에배치된나노구조채널영역, 패시베이션층, 상기나노구조채널영역주위에둘러싸여있는나노시트(NS) 구조체를포함한다. 상기 S/D 영역각각은교번구성으로배열된제1 및제2 반도체층의스택및 상기제1 및제2 반도체층의스택상에배치된에피택셜영역을포함한다. 상기패시베이션층의제1 부분은상기에피택셜영역과상기제1 및제2 반도체층의스택사이에배치되고, 상기패시베이션층의제2 부분은상기나노구조채널영역의측벽상에배치된다.

3. 发明授权

KR102467944B1 수평 나노시트 FET 구조의 내부 유전체 스페이서 형성 방법 有权
公开(公告)号：KR102467944B1
公开(公告)日：2022-11-16
申请号：KR1020160156180
申请日：2016-11-23
IPC分类号： H01L29/78 , H01L29/06 , H01L29/66
摘要： 반도체장치의나노시트스택형성방법이제공된다. 반도체장치의나노시트스택형성방법은, 하층막상에, 상부희생층과하부희생층을포함하는복수의희생층및 적어도하나의채널층을포함하는스택을형성하고, 스택에적어도하나의소오스및 드레인트렌치영역을형성하여, 희생층의표면및 적어도하나의채널층의표면을노출하고, 습한산소(wet oxygen), 또는오존과자외선(ozone and UV) 조건에서, 노출된희생층의표면및 노출된적어도하나의채널층의표면을산화하는것을포함하고, 하부희생층은하층막과접하고, 채널층은적어도하나의희생층과접하고, 희생층은 SiGe로형성하고, 적어도하나의채널층은 Si로형성한다.

4. 发明授权

KR102457082B1 물리적 복제 방지용 디바이스 및 이를 포함하는 보안 모듈 有权
公开(公告)号：KR102457082B1
公开(公告)日：2022-10-21
申请号：KR1020210034690
申请日：2021-03-17
IPC分类号： H01L29/06 , H04L9/32 , G06F21/73

5. 发明授权

KR102455204B1 자기 정렬된 후면 전력 레일을 갖는 반도체 구조체 有权
公开(公告)号：KR102455204B1
公开(公告)日：2022-10-14
申请号：KR1020200182245
申请日：2020-12-23
IPC分类号： H01L21/84 , H01L29/06 , H01L29/423 , H01L29/786 , H01L23/528

6. 发明授权

KR102445600B1 반도체 디바이스 및 제조 방법 有权
公开(公告)号：KR102445600B1
公开(公告)日：2022-09-20
申请号：KR1020200174554
申请日：2020-12-14
IPC分类号： H01L21/8238 , H01L29/06 , H01L29/423

7. 发明授权

KR102434890B1 반도체 장치 有权
公开(公告)号：KR102434890B1
公开(公告)日：2022-08-22
申请号：KR1020227022672
申请日：2021-09-17
IPC分类号： H01L27/088 , H01L29/78 , H01L29/06 , H01L29/08
摘要： 제1의소스영역(14)과, 제1의보디영역(18)이제1의소스전극(11)에접속하는제1의접속부(18A)가, 제1의트렌치(17)가연장되는제1의방향(Y방향)으로번갈아또한주기적으로설치되는제1의종형전계효과트랜지스터(10)에있어서, 제1의방향(Y방향)에직교하는제2의방향(X방향)에있어서, 서로이웃하는제1의트렌치(17)와제1의트렌치(17) 사이의거리 Lxm과제1의트렌치(17)의내부폭 Lxr이, Lxm≤Lxr≤0.20μm의관계에있으며, 제1의접속부(18A)의길이는, 제1의게이트도체(15)에사양의값의전압을인가하여, 사양의값의전류를흐르게할 때의제1의종형전계효과트랜지스터(10)의온 저항이, 제1의접속부(18A)의길이를더 짧게해도현저하게저감되는일이없는수렴역에있다.

8. 发明授权

KR102432273B1 수평 게이트 올 어라운드 디바이스 구조들을 형성하기 위한 방법들 및 장치 有权
公开(公告)号：KR102432273B1
公开(公告)日：2022-08-11
申请号：KR1020177013683
申请日：2015-10-19
IPC分类号： H01L29/66 , H01L29/78 , H01L29/786 , H01L29/423 , H01L29/06 , H01L21/306 , H01L29/20
摘要： 반도체디바이스를형성하는방법은: 기판의상단표면의정상에초격자(superlattice) 구조를형성하는단계― 초격자구조는, 복수의스택킹된쌍(stacked pair)들로교번하여배열된(alternatingly arranged), 복수의제 1 층들및 대응하는복수의제 2 층들을포함함― ; 초격자구조의측벽의정상에서의초격자구조의제 1 층또는제 2 층의재료의에피택셜증착에의해, 또는초격자구조의제 1 층들및 제 2 층들의에지들을선택적으로산화시킴으로써, 측방향(lateral) 에칭중지층을형성하는단계; 이후, 초격자구조의제 1 단부에인접한소스영역및 초격자구조의제 2 반대단부(opposing end)에인접한드레인영역을형성하는단계; 및초격자구조내에복수의공극(void)들을형성하기위해, 각각의제 1 층들또는각각의제 2 층들을제거하도록초격자구조를선택적으로에칭하는단계를포함한다.

9. 发明授权

KR102430527B1 전력 반도체 소자 有权
公开(公告)号：KR102430527B1
公开(公告)日：2022-08-09
申请号：KR1020200173325
申请日：2020-12-11
IPC分类号： H01L29/06 , H01L29/739 , H01L29/78
摘要： 본발명은액티브(active) 영역및 에지(edge) 영역을포함하고, 제 1 도전형의불순물이도핑된실리콘카바이드(SiC)의반도체층을포함하는기판; 상기기판의에지영역상에형성된절연막; 상기절연막상에형성된적어도하나이상의필드플레이트패턴; 상기기판내에상기기판의에지영역상부면에서하방으로신장하는적어도하나이상의제 2 도전형의제 1 도핑영역; 및상기기판의에지영역내부에매립되어상기기판의상부면과나란한벡터성분을가지는방향으로신장하는적어도하나이상의제 2 도전형의제 2 도핑영역;을포함하는전력반도체소자를제공한다.

10. 发明授权

KR102427272B1 복합 기판, 나노카본막의 제작 방법 및 나노카본막 有权
公开(公告)号：KR102427272B1
公开(公告)日：2022-07-29
申请号：KR1020177017252
申请日：2015-12-16
IPC分类号： B32B9/04 , B32B9/00 , H01L21/02 , H01L29/06 , B82Y40/00 , B82Y10/00

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