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具有混合型异质结构的图像传感器

阅读：1090发布：2021-01-15

IPRDB可以提供具有混合型异质结构的图像传感器专利检索，专利查询，专利分析的服务。并且一种图像传感器结构提供了超过100dB的SNR，而不需要使用机械快门。用于有效像素传感器阵列的电路部件被分离并且被垂直地布置在混合芯片结构中的至少两个不同层中。顶层优选地使用低噪声PMOS制造工艺制造，并且包括用于每个像素的光电二极管和放大器电路。底层优选地使用标准CMOS工艺来制造，并且包括NMOS像素电路部件和信号处理所需的任何数字电路。与使用CMOS相比，通过在为形成低噪声像素优化的PMOS工艺中形成顶层，像素性能可以被大大地改善。，下面是具有混合型异质结构的图像传感器专利的具体信息内容。

权利要求

1.一种图像传感器，包括：

包括像素元件阵列的PMOS电路层；

每个像素元件包括：

光电二极管；和

电容性跨导放大器（CTIA），所述电容性跨导放大器包括P-FET晶体管；和包括支持像素电路的CMOS层，所述支持像素电路包括全局快门采样和保持电路，所述支持像素电路包括N-FET晶体管。

2.权利要求1的图像传感器，进一步包括在PMOS层和所述CMOS层之间形成的阻挡层。

3.权利要求2的图像传感器，其中在所述CMOS层中的所述支持像素电路包括用于每个像素的信号存储电容器，每个信号存储电容器被所述阻挡层光屏蔽。

4.权利要求2的图像传感器，其中所述阻挡层包括多个电容器，其中电容器被电连接到所述PMOS层中的像素元件，和所述CMOS层中的支持像素电路。

5.权利要求2的图像传感器，其中所述阻挡层是被形成为所述PMOS或CMOS层的一部分的金属层。

6.权利要求2的图像传感器，其中所述阻挡层是部分地形成在所述PMOS层和所述CMOS层两者中的金属层。

7.权利要求2的图像传感器，其中所述CMOS层进一步包括沿着所述CMOS层的外围形成的数字电路。

8.权利要求2的图像传感器，其中所述PMOS电路层进一步包括：包括P-FET的模数转换器（ADC）电路部分。

9.权利要求8的图像传感器，其中所述PMOS电路层进一步包括：包括P-FET的柱缓冲器电路部分。

10.权利要求9的图像传感器，其中所述CMOS电路层进一步包括：模数转换器（ADC）电路部分，其包括连接到所述PMOS层中的对应的ADC电路部分的N-FET。

11.权利要求10的图像传感器，其中所述CMOS电路层进一步包括：柱缓冲器电路部分，其包括连接到所述PMOS层中的对应的柱缓冲器电路部分的N-FET。

12.权利要求11的图像传感器，其中所述CMOS层进一步包括沿着所述CMOS层的外围形成的数字电路。

13.权利要求12的图像传感器，其中使用晶片上晶片（WoW）结合来结合所述层。

14.权利要求2的图像传感器，进一步包括相关双重采样（CDS）电路，所述相关双重采样电路包括：在金属阻挡层中形成的相关双重采样电容器；和在所述CMOS层中形成的相关双重采样电路。

15.权利要求1的图像传感器，其中所述采样和保持电路包括在所述CMOS层中形成的沟槽电容器。

说明书全文

具有混合型异质结构的图像传感器

技术领域

[0001] 本发明总体上涉及固态图像传感器，并且更具体地涉及新颖的三维图像传感器结构。

背景技术

[0002] 生产的具有CMOS图像传感器的可视成像系统显著地减少了照相机成本和功率，同时改善了图像分辨率并且减少了噪声。CMOS图像传感器通常是片上成像系统（iSoC）产品，其将图像检测和信号处理与大量支持性知识产权（IP）块组合，所述支持性知识产权块包括定时控制器，时钟驱动器，参考电压，A/D转换，图像处理级，和其它辅助电路。因此，得到的摄像机可以使用仅由镜头，快门和电池支持的单一CMOS集成电路来装配。结果是越来越小的照相机以越来越低的成本具有越来越长的电池寿命。

[0003] 由CMOS iSoC传感器提供的改善，尤其包括由其嵌入的iSoC功能能够实现的操作灵活性，也已经转化为两用照相机的出现，其产生高分辨率静止图像和高清晰度视频两者。静止捕获和视频采集的这种集中已经废除了专用静止照相机和利用先前传感器技术，例如CCD生产的传统摄录像机两者。也已经暴露对甚至更好的两用图像传感器的需要以最佳地执行两种类型的成像。

[0004] 尽管CMOS iSoC两用传感器为许多应用生产展示出可接受质量的静止照片（still）和视频两者，它们的图像质量远低于由器件物理设置的限制。此外，捕获质量在多样的照明条件下通常有点降低并且在极端条件下被严重损害。

[0005] 挑战性情形的一个示例是给直接由太阳作为背光的树照相；阴影，在受照射叶子上的许多镜面高光，和直射阳光的组合几乎总是导致次优图像质量。背光树的视频捕获甚至更具挑战性，尤其是如果风与变化的云量相组合；阴影，中间色调和镜面高光的这种混杂格外难以以最佳保真度来进行捕获。进一步加入到挑战的是，这种情况在相对均匀和良性的照明条件的几秒内频繁地和动态地出现。捕获“完美”图像的挑战被摄影师朝向最具挑战性的照明条件倾斜以将照片美感最大化（通过利用在日出和日落时的所谓的“魔法时刻”）的事实进一步复杂化。

[0006] 由于图像传感器的许多元件通过直接或非直接方式是光敏感的的事实，变化的和不稳定的场景动态不仅在曝光时间期间，而且在所有其它时间影响最终图像质量。这种寄生信号捕获生成降低图像质量的成像伪像。具有内部电子快门的传感器不能防止大量寄生信号污损图像捕获。机械快门的包含通常有助于防止出现大部分寄生信号生成。然而，包括机械快门增加了成本，复杂性，并且降低了照相机可靠性；因此存在迫切需要来消除它的包含。

[0007] 然而，迄今开发的用于真正阻挡光的最佳方式是机械快门；所得到的快门抑制比（SRR）可以接近无穷大，即当快门被关闭时，在传感器中的任何地方没有检测到照射在照相机上的光。检测不必是在实际光检测器上，而是可以代替地在不同电路中的其它地方被拾取以影响性能。传感器的快门抑制比也经常被称作在光线捕获无效时的周期（即当机械快门将被放置在传感器前面以便收集零无用信号时的时期）期间描述其电阻挡光的能力的消光系数。

[0008] 具有电子快门的单片传感器不像当使用机械快门时那样对环境光看不见。然而，为了进一步减少成本，照相机制造商希望通过具有提供极高SRR的传感器制造商供应装置来消除用于静止照相机的机械快门机构。因此，CMOS iSoC需要具有远超过100dB的SRR，其远在现代CMOS和CCD图像传感器的消光极限之外。

[0009] 用于消除机械开关的一个方法是生产具有电子卷帘快门的图像传感器。图像以逐行为基础形成在这些传感器中使得从第一行的曝光开始/结束到最后一行的曝光开始/结束总是存在一个帧时间的延迟。结果是每行有效地捕获不同的时期。无论对于静止捕获还是视频，对于低于约60Hz的捕获率，令人非常讨厌的假象可能随之而来，这取决于在场景中移动的速率。另一方面，卷帘快门传感器的整体性能通常优于具有全局快门能力的传感器，其中整个传感器捕获相同的曝光时期，因为像素更易于设计和建立；卷帘快门传感器的信噪比大大地优于具有全局快门的那些。

[0010] 机械快门另外可以通过在图像传感器中集成电子全局快门来被代替。在这种类型的传感器中，每个像素在单一、相同的曝光周期期间集成其捕获的信号。尽管具有更复杂得多的像素设计，传感器必须在没有损害的情况下执行，使得测量的性能是非常高的并且不被装置设计或者工艺技术限制。直到现在，CMOS全局快门传感器已经展现比竞争的CMOS卷帘快门传感器更低的占空因子和更高的噪声电平。使用片上系统集成来生产这些“快照（snapshot）”传感器还没有缩小差距（close the gap）。

[0011] 用于显现照相机产品的CMOS可视成像器中的由片上系统集成提供的优点因而已经激发相当大的努力以通过开发高性能全局快门功能来进一步改善有效像素传感器（APS）装置。不幸的是，除了较高噪声，差的占空因子，和对寄生信号拾取的脆弱性之外，渐增复杂的iSoC对噪声拾取也更加脆弱。不期望有的拾取尤其可能在最期望的传感器内：能够高质量静止和视频捕获的模式改变传感器。一个令人讨厌的结果是增加的噪声，即相干的时钟馈通和固定图形噪声两者，因为双模式使用动态地改变了传感器自身EMI和时钟馈通，从而变化地影响图像质量。

[0012] 具有快照图像捕获能力的当前图像传感器设计因而仍需要机械快门以最有效地执行相关的双重采样（CDS），其中从第二曝光的帧减去第一暗帧以便消除传感器的复位（或者kTC）噪声同时也减少固定图形噪声。在没有机械快门的情况下，各种寄生信号将后CDS噪声增加到远高于通常由在帧减法之间的时间间隔设置的基本限制。

[0013] 在没有机械快门的情况下，具有卷帘快门图像捕获能力的现代图像传感器设计更加有效地工作，因为卷帘快门电子电路可被用来将停滞时间最小化，在其期间传感器的电路中的一些以直接或者非直接的方式对光污染是脆弱的。因此遍及传感器，包括在每个像素的光检测器外部的许多其它光敏位置，通过谨慎的卷帘快门定时的停滞时间最小化限制了不想要的信号的集成。

[0014] 用于生产高性能图像传感器的嵌入式片上CMOS电路复杂性的最后的主要缺点在于使用CMOS技术来不变地生产这些装置，该CMOS技术是通过以被修改为随后添加成像方面的“标准”CMOS工艺开始来被开发的。这些事后的修改重新设计了用于成像的CMOS技术，即使底层技术被起初优化用于大量生产片上数字系统。

[0015] 第一个结果是这些CMOS“图像传感器”（CIS）工艺具有许多掩模层，从而增加了与制造相关的成本。

[0016] 第二个结果是得到的CMOS成像过程在远落后于现有技术的技术节点处提供数字逻辑使得在CMOS图像传感器中摩尔定律的益处未被充分地利用。

[0017] 在近十年内的经验结果无可争辩地表明的最终结果是在这些单片CIS工艺中正确地优化光电二极管质量已经是不可能的；尽管平均暗电流大致比得上用商业的CCD生产常规获得的暗电流，但是当与科学上的CCDS相比时，该暗电流更高，并且最让人难以忍受的是，缺陷像素的数目要大几个数量级。因此，集成的工艺整合仍更适合于数字逻辑而不是更精密的光电探测器。这种缺点不是惊人的，因为仅最近有对高质量传感器的足够的生产要求以证明在世界半导体代工厂特别开发了优化的CIS工艺。

[0018] 然而开发优化的CMOS图像传感器工艺将需要特别以图像传感器为目标的非常昂贵的半导体工艺开发，所述图像传感器相对于仍驱动大得多的产量的主流消费者驱动技术来说具有迥然相异的要求，本发明提供了更易处理的解决方案。

发明内容

[0019] 本发明是混合型成像传感器，其最佳地被配置为分别优化像素性能，包括光电二极管质量，和iSoC集成。成像SoC可以以极低的暗电流来用零像素缺陷节省成本地制造，同时也使用最新可用的技术节点用以执行SoC集成。

[0020] 本发明的图像传感器通过使用出现的用于垂直集成的技术来被构造，如由美国专利No.6,504,141和6,476,375举例说明的，其中光检测层与下面的信号处理器层分离。可以使用用于垂直结合三维集成电路（3D-IC）的其它方式，例如美国专利No.6,902,987的直接结合互连技术。

[0021] 本发明通过使用PMOS技术分别构造优化的光检测层来对现有技术进行改善以提供来自光电二极管和第一级放大器两者的未被损害的像素性能。在光检测层中制作的PMOS晶体管具有比在深亚微米CMOS工艺中精心制作的PMOS装置优良得多的性能，从而改善了性能并且潜在地消除了闪烁噪声。相对于信噪比和供应优良的PMOS晶体管到3D-IC中的其它电路块两者来改善了性能。

[0022] 图7和8比较用优化的PMOS技术可获得的读出噪声对比用标准CMOS技术可获得的读出噪声，其中源极跟随器形成在NMOS中，该NMOS具有比在通常铸造工艺中容易获得的闪烁噪声更低的闪烁噪声，即与容易可得到的相比非常好。即使这样，PMOS全局快门可能在5fF的感测电容下产生1e-（或者空穴）的读出噪声。NMOS全局快门电路代替地在5.5fF下具有3.5e-的读出噪声。对长期发展更重要的是，PMOS解决方案随着感测电容降低趋于远低于
1e-，而NMOS解决方案远高于2e-达到稳定。根据所需的最大阱容（full well capacity），本发明因此能够将全局快门SNR从10dB的最小值改善到超过15dB。假定NMOS闪烁噪声常规地由许多CIS工艺来展现，这个优势增加了至少又一个6dB。

[0023] 本发明通过能够在感光层之下和下面的信号存储层之上实现光阻挡层来大大地改善所得到的全局快门传感器的快门抑制比。在下面的CMOS层中信号存储被完全隔离。

[0024] 本发明也大大地改善了用于在3D-IC iSOC中嵌入另外功能的能力。信号处理层被形成在感光层和光阻挡互连层的下面。信号处理层可以在甚至最新的技术节点处以几乎任何可用的CMOS技术来设计。

[0025] 另一方面，交替地使用极成熟的技术节点，信号处理层可以代替地以最节省成本的CMOS工艺来生产，该技术节点代替地减少了开发成本和生产成本两者。

[0026] 在任一情况下，多种数字CMOS技术也能够实现包含提供高的信号存储效率的高值电容器，例如沟槽电容器，使用高容量电介质的替代电容器等。因此，快照像素的采样电容器可以利用尽可能大的电容制造以抑制其kTC噪声。

[0027] 因此，本发明是全局快门3D-IC iSOC，其提供当前从用目前可用的技术制作的主流CMOS iSOC不可得到的下列属性：• 很少的或者零像素缺陷
• 具有超低噪声和100%填充因子的全局快门像素
• 160dB或者更高的高快门抑制比
• 通过利用遍及混合型传感器（3DIC）使用的垂直互连技术来用于像素中并且潜在地遍及iSOC使用的高质量PMOS晶体管。

附图说明

[0028] 通过下面结合附图的详细描述，本发明将被容易地理解，其中相似的参考数字指示相似的结构元件，并且其中：图1示出根据本发明的一个实施例的混合型结构的层；
图2示出根据本发明的一个实施例的混合型结构的主电路部件的布局；
图3是示出具有采样和保持的有效像素电路可如何在PMOS和CMOS层之间被划分的示例的原理图；
图4是示出具有相关的双重采样的有效像素电路可如何在PMOS和CMOS层之间被划分的示例的原理图；
图5是示出电容性跨导放大器（CTIA）如何具有全局快门以及采样和保持的示例的原理图；
图6是示出具有全局快门、采样和保持以及相关的双重采样的电容性跨导放大器（CTIA）如何在PMOS和CMOS层之间被划分的示例的原理图，其中电容器被形成在中间层中；
图7是假定具有PMOS源极跟随器的全局快门像素电路的读出噪声估计的Mathcad®曲线，其展示出“优化的”PMOS闪烁噪声行为；和
图8是假定具有NMOS源极跟随器的全局快门像素电路的读出噪声估计的Mathcad®曲线，其展示出“很好的”NMOS闪烁噪声行为。

具体实施方式

[0029] 提供下面的描述以使得任何本领域技术人员能够作出和使用本发明并且提出阐明由发明人想到的用于实施本发明的最佳模式。然而，各种修改将仍然是对本领域技术人员显而易见的。任何和所有这样的修改，等价物和替代旨在落入本发明的精神和范围内。

[0030] 本发明是新颖的图像传感器结构，其克服了现有技术CMOS图像传感器的限制，同时在不需要使用机械快门的情况下提供超过100dB并且甚至超过160dB的SRR。更具体地，根据本发明，用于有效像素传感器阵列的电路部件被分离并且被垂直地布置在混合型芯片结构中的至少两个不同的层中。顶层优选地使用低噪声PMOS制造工艺来制造，并且包括用于每个像素的光电二极管和放大器电路。底层优选地使用标准CMOS工艺来制造，并且包括NMOS像素电路部件和信号处理所需的任何数字电路。

[0031] 通过在为形成下一代成像像素所需的超低噪声部件优化的PMOS工艺中形成顶层，与使用为成像传感器和/或数字集成电路构成的单片CMOS工艺相比，像素性能被大大地改善。此外，因为数字电路现在在物理上和哲学上（philosophically）与成像电路分离，其可以使用几乎任何标准的CMOS工艺并且可能地以最近可用的技术节点来被制造。从许多单一业务半导体代工厂可用的这种标准CMOS工艺被优化用于电路速度和制造成本，而不是用于生产图像传感器。

[0032] 相比之下，今天的单片CMOS图像传感器（CIS）工艺通常支持使用落后现有技术至少几代的技术节点的数字逻辑。例如，几个CIS工艺支持具有90nm技术的数字逻辑而45nm数字技术处在广泛的制造中。

[0033] 而且形成鲜明对比的是，从有限数目的半导体代工厂可用的CMOS图像传感器（CIS）工艺用下面的集成电路工艺技术将光检测器集成，其通常具有对数字IC生产的传承；能够实现用于数字电路的广泛的IP库支持的该折中相对于最终可能损害了在生产中可提供的光电二极管质量。虽然通过在其中较低质量图像产品是可接受的市场，例如蜂窝电话市场上集中生产，或者通过在支持性的电子设备中加入重要的图像处理，这样的构成已经被赋予商业实践，但是由甚至最不昂贵的电荷耦合装置（CCD）制造商提供的光检测器质量未被损害的CIS技术复制。

[0034] 当前的CIS工艺需要大约40至50个掩模步骤来制造具有滤色器，微透镜和高达四级的金属层支持的彩色成像传感器。标准的数字CMOS工艺技术需要像30一样少的掩模层。可以利用由像8到14一样少的掩模层完成将钉扎光电二极管与PMOS晶体管和最少的两个金属级集成。不像CMOS装置中的光检测器那样，其被在建造光检测器所需的那些步骤之外的许多工艺步骤影响，PMOS装置中的光检测器被完全优化并且被提供在原来的状态中。

[0035] 因此，通过将两个层组合成堆叠结构，简化的顶层（和任何中间层）起作用以能够实现类似CCD的光检测器质量的生产，同时能够实现较低层的完全光学屏蔽。在不需要机械快门的情况下，所得到的屏蔽因而允许所需的光生成的电荷被存储并且被光电保护。

[0036] 两层结构有效地形成三层异质结构，其对垂直地集成全局快门像素是理想的，其不仅提供低的光电二极管噪声和暗电流，而且提供具有极低闪烁噪声的低噪声放大，具有非常高的不透明度的下面的光阻挡层，和在下面的CMOS层中用于设置全局快门操作所需的采样和保持电容器的理想地方。因为电容器在标准数字工艺技术中被形成，替代的高电容工艺模块是可用的，包括沟槽电容器和替代的高介电常数电介质。

[0037] 因此，通过将两个半导体层组合成堆叠结构，能够实现较低层的完全光学屏蔽，无缝地集成超低噪声电路和光电二极管层，并且也能够实现高达两倍于用于像素电路的基板面（real estate），本发明在最小性能损害的情况下，便于以全局快门模式的像素操作。在操作时，在上层中的第一存储位置存储由电子快门限定的动态场景内容。位于较低层中的第二存储位置处理从动态存储节点传输到受保护节点的“快照”数据，该受保护节点通过新的架构既在光学上又在电学上与光检测器隔离。

[0038] 用于对相同的快照时期同时捕获在整个传感器中每个像素处的快照图像的特定装置也被称作全局快门像素。在单片CIS工艺技术中集成的全局快门像素经受过多的噪声，导致降低的SNR，相对差的SRR，因为否则其几乎不可能既在光学上又在电学上隔离快照存储节点，和归因于在可用区域中的许多电路元件的太大的像素间距。

[0039] 在图1中示出本构思的特定实施例。在这个图中，使用低噪声PMOS工艺制造顶部晶片1，以形成高质量光电二极管，其总体上具有比在标准CMOS中可能的像素缺陷更少的像素缺陷。这个晶片1也需要较少的掩模，并且因此具有相对低的成本。

[0040] 从其背面照射在图1中的上层，PMOS层，因为其已经被翻转以便直接地将PMOS电路和光电二极管层连接到第二CMOS层。在生产中在互连前或者互连后顶层被变薄到在50和5微米之间并且随后被钝化以遍及可见光谱来将光载流子吸收最大化。这种变薄目前通过在牺牲衬底，例如SOI或者SIMOX晶片上制造PMOS层，或者通过借助CMP（化学机械平面化）或背面研磨机械地去除整个传感器衬底来执行。

[0041] 可以使用标准的CMOS处理来形成一个或多个较低层2，其具有以比目前CMOS图像传感器（CIS）技术更低的成本来支持低功率数字电路的优点。此外，因为标准的CMOS晶片将包括多个金属层，在不需要机械快门的情况下，这提供电荷存储元件的加强的光学屏蔽。另一个益处是在另外的基板面现在对传感器设计者可用的情况下，更高值电容器可被形成在CMOS层2中，进一步改善了整体传感器性能。

[0042] 可以使用WoW（晶片上晶片）封装技术将晶片结合在一起，产生堆叠的或者三维混合型图像传感器，其中顶部PMOS晶片1通过WoW互连层3结合到较低CMOS晶片2。而且，因为图像传感器电路现在被划分到至少两个层中，芯片的整个表面面积可以被减少，导致用于每个层的较小管芯尺寸。

[0043] 在图2中示出更加详细的优选实施例。这个图示示出在背景技术中的本发明的实施例的截面图10并且图示出各种特征或者传感器是如何被映射到实施例的顶视图20的。如图示的，在顶层12的顶部的中心122中形成钉扎光电二极管的像素阵列和PMOS源极跟随器放大器。在PMOS中制造光电二极管和放大器电路导致比传统的CMOS传感器更低的本底噪声（noise floor）（1e-对比3e-），和更低的暗电流。覆盖像素阵列122的是微透镜和滤色器121的矩阵。可沿着像素阵列的边缘形成如本领域中已知的可选“黑色”像素。

[0044] 环绕像素阵列122的外围，可以形成柱缓冲器123，124和模数转换器（ADC）的PMOS部分。存在通过在PMOS和CMOS层之间分裂ADC而得到的大的性能优点。在标准的CMOS成像器中，ADC通常被限制到10比特分辨率。这是由于NMOS限制1/f噪声和阈值电压匹配的事实，其引起较高的闪烁噪声和较低的分辨率。然而，在PMOS的情况下，存在低得多的1/f噪声因此需要较小的错误纠正，导致高达16比特的分辨率。也存在更好得多的阈值电压匹配以能够实现较高的基本分辨率（base resolution）。

[0045] 在PMOS层中形成柱缓冲器的至少一部分也降低了相关联的读出噪声。在较低读出噪声的情况下，黑色钳位（black clamp）功能更加高效。而且，由于降低的噪声电平，电路设计者可以选择增加增益和帧速率。利用这种高质量P-FET，简单的变换器可以提供100或者更多的增益，而利用共阴共栅放大器配置，增益可以是10000或者更多。在标准的深亚微米技术中可用的P-FET产生变换器安培数，其开环增益至多在个位数的级别。

[0046] 随着由较低噪声PMOS层产生的ADC性能的改善，ADC功率可以降低了高达9/10，并且仍然生成12-14比特分辨率。

[0047] 在标准的CMOS层18中，沟槽电容器和NMOS FET被形成在顶层12的像素阵列部分122下面的区域181中。沟槽电容器可以具有相对大的尺寸，并且因为它们被金属层屏蔽，存储的电荷不被照射在顶层12中的像素元件上的光影响。在许多先前的CMOS图像传感器设计中，使用的电容器实际上被形成为P/N结，并且不是“真实的”电容器。本架构提供简单的方案来建造实际电容器，其可以进一步改善传感器性能。这允许制造具有大的SRR（>160dB）的图像传感器，同时不需要外部的机械快门。

[0048] 柱缓冲器和ADC的NMOS部分被设置在顶层12的PMOS ADC和柱缓冲器区123，124下面的CMOS层18的外围183，184上。使用晶片上晶片（WoW）结合工艺将顶层12和CMOS层18结合在一起。通过穿过WoW结合层14的通孔将主阵列部分122，181和外围部分123，124，183，184连接。

[0049] 阻挡层16优选地设置在顶层和底层之间以便屏蔽NMOS部件免受光影响。这个层可以是物理上分离的层，或者可以被形成为每个层的一部分。而且，电容器可以被形成在阻挡层自身中，提供设计布局和性能灵活性。

[0050] 另外，图像传感器包括数字电路环182，185（即数字“纽伯格林（Nurburgring）”或者围绕像素阵列的跑道椭圆形）。如可在顶视图20中看到的，数字电路环可以围绕传感器芯片的整个外围延伸，并且其包括数字信号处理电路以处理像素阵列的输出。这个设计的优点是这将热生成逻辑电路置于芯片边缘处，其可以显著地减小像素阵列内的传感器温度。

[0051] 因此，本架构允许构造片上图像传感器系统（iSoC），其中PMOS形成优良的光电二极管和像素放大器，同时仍然为后端处理电路提供CMOS的成本和性能益处。因为电荷存储电容器可以被放置在较低的层中，在不需要外部机械快门的情况下，传感器另外提供信号存储元件的光学屏蔽。

[0052] 图3-6示意地图示出可以如何为不同的有效像素电路在PMOS和CMOS层之间划分各种像素部件。图3图示出实施例，其中使用源极跟随器放大器（在虚线左边的部件）的“4T”有效像素电路和钉扎光电二极管被形成在PMOS层中，并且采样和保持（S/H）电路（在虚线右边的部件）是形成在CMOS层中的NMOS装置。这个结构可以将实际的本底噪声从在当前CMOS设计中的3e-减小到小于1e-。

[0053] 图4图示出具有相关双重采样（CDS）的像素电路的实施例。再次地，钉扎光电二极管和源极跟随器部件被形成在PMOS层中，并且CDS电路（在虚线右边的部件）被形成在具有NMOS FET的CMOS层中。这个实施例使得旁路电容器能够被形成在CMOS装置中，例如作为在光阻挡金属层中的MIM电容器，或者通过互连层来被形成。尽管例如美国专利No.6,902,987的直接结合互连技术通常导致形成欧姆接触，但是本领域普通技术人员领会到可以修改垂直互连工艺以留下电介质间隙，从而形成用于这个特定实施例的必要类型的原位电容器。

[0054] 图5是具有全局快门采样和保持电路的电容性跨导放大器（CTIA）的像素电路的原理图。钉扎光电二极管和PMOS FET（在虚线左边的部件）被设置在PMOS层中，并且NMOS部件被设置在CMOS层中。

[0055] 图6图示出具有全局快门采样和保持电路的电容性跨导放大器（CTIA）和CDS的像素电路的替代实施例。在这个实施例中，钉扎光电二极管和支持的PMOS晶体管被形成在PMOS层中。然而，CDS电容器61被形成在中间层、例如图2的金属阻挡层中，并且其余的部件被形成在CMOS层中。这个结构允许在不影响其它层的设计的情况下，在中间层中形成非常大的电容器。

[0056] 本设计构思也可以被应用到在CMOS图像传感器架构上的CMOS。顶层可以被形成在CMOS而不是PMOS中。这将导致较高的噪声电平，但仍将提供所有电子快门的优点，因为电荷存储元件仍将被屏蔽。而且，这个配置可以被用来开发非常小的传感器，因为外围电子设备可以很容易被掩埋在较低的层中。可替代地，在顶层中使用CMOS能够实现更复杂的电路的集成，用于许多新兴的应用，例如用于为场景内容传递深度信息的渡越时间传感器。

[0057] 对照传统的CMOS图像传感器，本文描述的独特的图像传感器架构提供许多优点。具体地，图像传感器可以被形成为具有大于100db、并且甚至大于160dB的SNR。通过在阻挡层下面光学地屏蔽信号存储电容器，传感器可以在不需要外部机械快门的情况下提供“全局快门”操作。这可以减少与设计数字静物照相机相关联的成本。

[0058] 本领域技术人员将领会到刚刚描述的优选实施例的各种改编和修改可以被配置为不脱离本发明的范围和精神。因此，应该理解在所附权利要求的范围内，可以不同于如本文特定描述的那样来实施本发明。

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氧传感器-专利编号CN104950029B	2020-05-11	844
湿度传感器-专利编号CN105486729A	2020-05-12	330
传感器装置-专利编号CN1738725A	2020-05-12	765
氧传感器-专利编号CN104950029A	2020-05-11	539
数字传感器-专利编号CN108291844A	2020-05-13	756
压力传感器-专利编号CN110763393A	2020-05-13	572
传感器设备-专利编号CN105940316B	2020-05-13	1061
传感器设备-专利编号CN105940316A	2020-05-11	581
传感器组件-专利编号CN102713595B	2020-05-12	498
化学传感器-专利编号CN109564159A	2020-05-11	933

具有混合型异质结构的图像传感器

具有混合型异质结构的图像传感器

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