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一种基础工艺存储器

阅读：1009发布：2021-02-26

IPRDB可以提供一种基础工艺存储器专利检索，专利查询，专利分析的服务。并且本发明提供了一种基础工艺存储器，包括：一个逻辑芯片以及一个或多个存储器芯片，并设置互联端子用于连接逻辑芯片以及存储器芯片，传导两者之间的电信号；所述存储器芯片中的至少一个为单元存储器CMEM；设置封装内的互联网络，提供多个导电路径，包括CMEM之间的DQ和/或DQS信号的电连接路径、CMEM和逻辑芯片之间的地址信号Ax的电连接路径、CMEM和逻辑芯片之间的命令信号/RAS、/CAS的电连接路径；所述信号为差分或单端、有源低电平或有源高电平。本发明解决了现有技术中存储器芯片存在的设计成本、测试开发成本高以及低成品率的问题，实现降低生产成本。，下面是一种基础工艺存储器专利的具体信息内容。

权利要求

1.一种基础工艺存储器，其特征在于，所述存储器包括：

一个逻辑芯片以及一个或多个存储器芯片，并设置互联端子用于连接逻辑芯片以及存储器芯片，传导两者之间的电信号；所述存储器芯片中的至少一个为单元存储器CMEM；

设置封装内的互联网络，提供多个导电路径，包括CMEM之间的DQ和/或DQS信号的电连接路径、CMEM和逻辑芯片之间的地址信号Ax的电连接路径、CMEM和逻辑芯片之间的命令信号/RAS、/CAS的电连接路径；所述信号为差分或单端、有源低电平或有源高电平。

2.根据权利要求1所述的一种基础工艺存储器，其特征在于，所述单元存储器CMEM具有连接到一个或多个电源电压的连接器，电压为VDD、VSS、VSSQ、VDDQ、VBGR、VNWLL、VPP中的任意一种；设置在封装内的互联网络，为单元存储器CMEM和逻辑芯片之间电连接供电电压提供至少一个导电路径。

3.根据权利要求2所述的一种基础工艺存储器，其特征在于，设置在封装内的互联网络，为单元存储器CMEM和逻辑芯片之间电连接字线升压电压VPP提供至少一个导电路径；

为单元存储器CMEM和逻辑芯片之间电连接负字线低压VNWLL提供至少一个导电路径；

为单元存储器CMEM和逻辑芯片之间电连接带隙基准电压VBGR提供至少一个导电路径；

为单元存储器CMEM和逻辑芯片之间电连接VSS与VSSQ提供至少一个导电路径；

为单元存储器CMEM和逻辑芯片之间电连接VDD与VDDQ提供至少一个导电路径。

4.根据权利要求2所述的一种基础工艺存储器，其特征在于，设置在封装内的互联网络，为单元存储器CMEM和逻辑芯片之间电连接主有源电源电压VDD提供至少一个导电路径，而且在外部主电源VDDEXT的逻辑芯片和外部封装之间设置的互联网络，在逻辑芯片上提供一个电路，用于提高VDD＞VDDEXT的实际电压电平。

5.根据权利要求1所述的一种基础工艺存储器，其特征在于，所述存储器还包括有源次级放大器SSA，所述有源次级放大器SSA的数量可由单元存储器CMEM的寄存器设置参数来进行配置，或由CMEM上的可编程保险丝设置参数来进行配置，或由配置在逻辑芯片和CMEM之间的互联网络提供的静态电信号来进行配置。

6.根据权利要求5所述的一种基础工艺存储器，其特征在于，所述有源次级放大器SSA的数量可以为以下数字之一：

4、8、16、32、64、128、256、512、1024、2048或4096；

或者是以下数字之一：

9、17、33、65、129、257、513、1025、2049、4097、11、20、37、70、135、263、521、1034、2060、

4109。

7.根据权利要求1所述的一种基础工艺存储器，其特征在于，所述CMEM上的有源次级放大器SSA的数目与逻辑芯片接收的DQ信号数量相同，通过单电信号或差分信号将CMEM上的有源次级放大器SSA输出信号与逻辑芯片上的DQ输入信号电连接。

8.根据权利要求7所述的一种基础工艺存储器，其特征在于，配置在逻辑芯片和CMEM之间的一个或多个互联网络用于提供DQS信号，锁存DQ数据。

9.根据权利要求1所述的一种基础工艺存储器，其特征在于，所述存储器提供冗余字线或冗余位线或冗余的单个单元或长度在1-256位之间的冗余字，字是有源次级放大器SSA的子集或总数，且通过激光熔断器或电可编程熔断器激活的冗余字线和位线来替换有缺陷的线。

10.根据权利要求1所述的一种基础工艺存储器，其特征在于，所述存储器提供冗余存储单元的逻辑芯片，以替换存储在CMEM的有源次级放大器SSA中的有缺陷单元的子集，或者逻辑芯片能够替换与CMEM缺陷行相关联的行地址，并且可以用CMEM的非缺陷行的地址来替换，或者逻辑芯片能够替换与CMEM缺陷行相关联的列地址，并且可以用CMEM的非缺陷列的地址来替换。

说明书全文

一种基础工艺存储器

技术领域

[0001] 本发明涉及存储器技术领域，特别是一种基础工艺存储器。

背景技术

[0002] DRAM技术已经有多年的历史，随着时间变化，基础工艺基本保持不变，例如快速页面模式(FPM)、扩展数据输出(EDO)、同步DRAM(SDRAM)、双数据速率1-4(DDR1、DDR2、DDR3、DDR4)等。

[0003] 图1中显示了DRAM的基本架构，对外部提供的行地址进行解码并导致激活字线WL，例如连接到8192个单个存储单元的门，并开始传感过程，用于放大存储在传感放大器SA中的8192个单个存储单元的弱信号。在行地址之后，列地址将通过相同的外部地址线被按顺序提供。所述列地址通过列地址解码器提供，所述列地址解码器为字线WL的子集，例如8192个所选位的子集。在示例中，1：128解码选择8192个感测位中的64个，以转发给次级传感放大器。在当今最先进的DRAM技术通常执行所谓的预取，即内部访问的数据比转发到外部引脚的数据多。在显示的示例中，64位由定序器预取并顺序转发到外部I/O驱动器。

[0004] 图2、3中显示了一个典型的DRAM架构实现的例子。为了实现最低功耗和最低成本，这种DRAM通常以低成本且执行缓慢的CMOS或类似技术来实现。实际存储单元被细分为若干，例如4个单独的存储器块。DRAM通过一个用于外部连接的焊盘行来访问。在大多数标准设计中，如图2所示，实现了中心垫排，但也可能位于芯片周边，用于从内部存储器单元到外部焊盘的信号处理的逻辑电路部分位于存储器阵列的外部。但是由于在同一芯片上影响诸如速度和功耗之类的性能参数，所以该信号处理电路必须在相同CMOS技术中实现。

[0005] DRAM的开发和测试是非常复杂以及昂贵的，因为需要昂贵的掩模成本、设计成本、测试开发成本以及低成品率，而且还需要晶片厂的产量学习，项目成本通常在千万美元以上。因此，DRAM芯片通常仅用于高容量标准的JEDEC应用，往往由于相关的高开发成本，通常在经济性上并不可行。

发明内容

[0006] 本发明的目的是提供一种基础工艺存储器，旨在解决现有技术中存储器芯片存在的设计成本、测试开发成本高以及低成品率的问题，实现降低生产成本。

[0007] 为达到上述技术目的，本发明提供了一种基础工艺存储器，所述存储器包括：

[0008] 一个逻辑芯片以及一个或多个存储器芯片，并设置互联端子用于连接逻辑芯片以及存储器芯片，传导两者之间的电信号；所述存储器芯片中的至少一个为单元存储器CMEM；

[0009] 设置封装内的互联网络，提供多个导电路径，包括CMEM之间的DQ和/或DQS信号的电连接路径、CMEM和逻辑芯片之间的地址信号Ax的电连接路径、CMEM和逻辑芯片之间的命令信号/RAS、/CAS的电连接路径；所述信号为差分或单端、有源低电平或有源高电平。

[0010] 优选地，所述单元存储器CMEM具有连接到一个或多个电源电压的连接器，电压为VDD、VSS、VSSQ、VDDQ、VBGR、VNWLL、VPP中的任意一种；设置在封装内的互联网络，为单元存储器CMEM和逻辑芯片之间电连接供电电压提供至少一个导电路径。

[0011] 优选地，设置在封装内的互联网络，为单元存储器CMEM和逻辑芯片之间电连接字线升压电压VPP提供至少一个导电路径；

[0012] 为单元存储器CMEM和逻辑芯片之间电连接负字线低压VNWLL提供至少一个导电路径；

[0013] 为单元存储器CMEM和逻辑芯片之间电连接带隙基准电压VBGR提供至少一个导电路径；

[0014] 为单元存储器CMEM和逻辑芯片之间电连接VSS与VSSQ提供至少一个导电路径；

[0015] 为单元存储器CMEM和逻辑芯片之间电连接VDD与VDDQ提供至少一个导电路径。

[0016] 优选地，设置在封装内的互联网络，为单元存储器CMEM和逻辑芯片之间电连接主有源电源电压VDD提供至少一个导电路径，而且在外部主电源VDDEXT的逻辑芯片和外部封装之间设置的互联网络，在逻辑芯片上提供一个电路，用于提高VDD＞VDDEXT的实际电压电平。

[0017] 优选地，所述存储器还包括有源次级放大器SSA，所述有源次级放大器SSA的数量可由单元存储器CMEM的寄存器设置参数来进行配置，或由CMEM上的可编程保险丝设置参数来进行配置，或由配置在逻辑芯片和CMEM之间的互联网络提供的静态电信号来进行配置。

[0018] 优选地，所述有源次级放大器SSA的数量可以为以下数字之一：

[0019] 4、8、16、32、64、128、256、512、1024、2048或4096；

[0020] 或者是以下数字之一：

[0021] 9、17、33、65、129、257、513、1025、2049、4097、11、20、37、70、135、263、521、1034、2060、4109。

[0022] 优选地，所述CMEM上的有源次级放大器SSA的数目与逻辑芯片接收的DQ信号数量相同，通过单电信号或差分信号将CMEM上的有源次级放大器SSA输出信号与逻辑芯片上的DQ输入信号电连接。

[0023] 优选地，配置在逻辑芯片和CMEM之间的一个或多个互联网络用于提供DQS信号，锁存DQ数据。

[0024] 优选地，所述存储器提供冗余字线或冗余位线或冗余的单个单元或长度在1-256位之间的冗余字，字是有源次级放大器SSA的子集或总数，且通过激光熔断器或电可编程熔断器激活的冗余字线和位线来替换有缺陷的线。

[0025] 优选地，所述存储器提供冗余存储单元的逻辑芯片，以替换存储在CMEM的有源次级放大器SSA中的有缺陷单元的子集，或者逻辑芯片能够替换与CMEM缺陷行相关联的行地址，并且可以用CMEM的非缺陷行的地址来替换，或者逻辑芯片能够替换与CMEM缺陷行相关联的列地址，并且可以用CMEM的非缺陷列的地址来替换。

[0026] 发明内容中提供的效果仅仅是实施例的效果，而不是发明所有的全部效果，上述技术方案中的一个技术方案具有如下优点或有益效果：

[0027] 与现有技术相比，本发明提出了一种基础工艺存储器，将逻辑芯片以及一个或多个存储器芯片进行组合封装，并设置互联端子用于连接逻辑芯片以及存储器芯片，传导两者之间的电信号。所述存储器芯片中的至少一个为单元存储器CMEM。本发明将逻辑芯片与一个或多个存储器阵列芯片组合在一起，形成一个组件包，并提出了CMEM的几个关键特征，不同于现有的DRAM产品，并着重于CMEM的二次感测放大、电压供应以及冗余概念。解决了现有技术中存储器芯片存在的设计成本、测试开发成本高以及低成品率的问题，实现降低生产成本。

附图说明

[0028] 图1为本发明实施例中所提供的一种DRAM基本框架示意图；

[0029] 图2为本发明实施例中所提供的一种DRAM架构实现示意图；

[0030] 图3为本发明实施例中所提供的一种存储芯片与逻辑芯片分离的封装示意图。

具体实施方式

[0031] 为了能清楚说明本方案的技术特点，下面通过具体实施方式，并结合其附图，对本发明进行详细阐述。下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。应当注意，在附图中所图示的部件不一定按比例绘制。本发明省略了对公知组件和处理技术及工艺的描述以避免不必要地限制本发明。

[0032] 下面结合附图对本发明实施例所提供的一种基础工艺存储器进行详细说明。

[0033] 本发明实施例公开了一种基础工艺存储器，所述存储器包括：

[0034] 一个逻辑芯片以及一个或多个存储器芯片，并设置互联端子用于连接逻辑芯片以及存储器芯片，传导两者之间的电信号；所述存储器芯片中的至少一个为单元存储器CMEM。

[0035] 本发明实施例将逻辑芯片与一个或多个存储器阵列芯片组合在一起，形成一个组件包，并提出了CMEM的几个关键特征，不同于现有的DRAM产品，并着重于CMEM的二次感测放大、电压供应以及冗余概念。

[0036] 将逻辑芯片以及一个或多个存储器芯片进行组合封装，并设置互联端子用于连接逻辑芯片以及存储器芯片，传导两者之间的电信号。所述存储器芯片中的至少一个为单元存储器CMEM。设置封装内的互联网络，提供多个导电路径，包括CMEM之间的DQ和/或DQS信号的电连接路径、CMEM和逻辑芯片之间的地址信号Ax的电连接路径、CMEM和逻辑芯片之间的命令信号/RAS、/CAS的电连接路径。上述几种信号可以是差分或单端、有源低电平或有源高电平。

[0037] 所述单元存储器CMEM具有连接到一个或多个电源电压的连接器，例如VDD、VSS、VSSQ、VDDQ、VBGR、VNWLL、VPP等。设置在封装内的互联网络，为单元存储器CMEM和逻辑芯片之间电连接供电电压提供至少一个导电路径。

[0038] 另外，设置在封装内的互联网络，为单元存储器CMEM和逻辑芯片之间电连接字线升压电压VPP提供至少一个导电路径；

[0039] 为单元存储器CMEM和逻辑芯片之间电连接负字线低压VNWLL提供至少一个导电路径；

[0040] 为单元存储器CMEM和逻辑芯片之间电连接带隙基准电压VBGR提供至少一个导电路径；

[0041] 为单元存储器CMEM和逻辑芯片之间电连接VSS与VSSQ提供至少一个导电路径；

[0042] 为单元存储器CMEM和逻辑芯片之间电连接VDD与VDDQ提供至少一个导电路径。

[0043] 设置在封装内的互联网络，为单元存储器CMEM和逻辑芯片之间电连接主有源电源电压VDD提供至少一个导电路径，而且在外部主电源VDDEXT的逻辑芯片和外部封装之间设置的互联网络，在逻辑芯片上提供一个电路，用于提高VDD＞VDDEXT的实际电压电平。

[0044] 所述存储器还包括有源次级放大器SSA，其数目是可配置的，以允许各种输出并行配置。

[0045] 所述有源次级放大器SSA的数量可由单元存储器CMEM的寄存器设置参数来进行配置，或由CMEM上的可编程保险丝设置参数来进行配置，或由配置在逻辑芯片和CMEM之间的互联网络提供的静态电信号来进行配置。

[0046] 有源次级放大器SSA的数量可以为以下数字之一：

[0047] 4、8、16、32、64、128、256、512、1024、2048或4096；

[0048] 或者可以是以下数字之一：

[0049] 9、17、33、65、129、257、513、1025、2049、4097、11、20、37、70、135、263、521、1034、2060、4109。

[0050] 所述CMEM上的有源次级放大器SSA的数目与逻辑芯片接收的DQ信号数量相同，通过单电信号或差分信号将CMEM上的有源次级放大器SSA输出信号与逻辑芯片上的DQ输入信号电连接。

[0051] 配置在逻辑芯片和CMEM之间的一个或多个互联网络用于提供DQS信号，锁存DQ数据，独立于所提供的DQ信号数量仅存在单个DQS信号。所述DQS信号是差分信号或单信号。

[0052] 提供冗余字线或冗余位线或冗余的单个单元或长度在1-256位之间的冗余字，字是有源次级放大器SSA的子集或总数，且通过激光熔断器或电可编程熔断器激活的冗余字线和位线来替换有缺陷的线。

[0053] 提供冗余存储单元的逻辑芯片，以替换存储在CMEM的有源次级放大器SSA中的有缺陷单元的子集，或者逻辑芯片能够替换与CMEM缺陷行相关联的行地址，并且可以用CMEM的非缺陷行的地址来替换，或者逻辑芯片能够替换与CMEM缺陷行相关联的列地址，并且可以用CMEM的非缺陷列的地址来替换。

[0054] 在逻辑芯片上提供可编程闪存或者其他永久存储器单元，用于存储替换CMEM上的缺陷存储器单元的地址信息。

[0055] 存储器CMEM提供如下功能：通过自主地遍历所有可用的行和列地址来提供用于测试存储器CMEM的功能，和/或在晶片测试或最终系统测试期间生成关于要存储在存储器CMEM中的信号DQ的数据，和/或提供在晶片或元件测试期间比较从CMEM读取的DQ信号的数据以验证所存储的数据是否仍然正确地存储在CMEM上的功能，和/或为上述功能提供在晶片测试期间使用的测试探针的子集，特别是每个CMEM芯片少于15个探针。

[0056] 本发明实施例提出了一种基础工艺存储器，将逻辑芯片以及一个或多个存储器芯片进行组合封装，并设置互联端子用于连接逻辑芯片以及存储器芯片，传导两者之间的电信号。所述存储器芯片中的至少一个为单元存储器CMEM。本发明将逻辑芯片与一个或多个存储器阵列芯片组合在一起，形成一个组件包，并提出了CMEM的几个关键特征，不同于现有的DRAM产品，并着重于CMEM的二次感测放大、电压供应以及冗余概念。解决了现有技术中存储器芯片存在的设计成本、测试开发成本高以及低成品率的问题，实现降低生产成本。

[0057] 以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

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