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一种芯片的防攻击保护结构

阅读：129发布：2021-02-24

IPRDB可以提供一种芯片的防攻击保护结构专利检索，专利查询，专利分析的服务。并且本发明实施例涉及一种芯片的防攻击保护结构，包括：平铺于顶层金属布线层的第一屏蔽保护层和平铺于所述顶层金属布线层之下的指定金属布线层的第二屏蔽保护层；第一屏蔽保护层包括多个第一逻辑处理模块和多组第一金属线组；第二屏蔽保护层包括多个第二逻辑处理模块和多组第二输入金属线组；第1组第二输入金属线组的数据输入端接入伪随机序列的初始值的低2位码字；第n+1组第二输入金属线组与第n组第一输出金属线组相连接，用于伪随机码传输；第n组第一输入金属线组的两端分别连接第n个第二逻辑处理模块的数据输出端和第n个第一逻辑处理模块的数据输入端，用于伪随机码传输；通过第N个第一逻辑处理模块的第一输出金属线组输出防攻击校验码字。，下面是一种芯片的防攻击保护结构专利的具体信息内容。

权利要求

1.一种芯片的防攻击保护结构，其特征在于，所述防攻击保护结构包括：

平铺于顶层金属布线层的第一屏蔽保护层和平铺于所述顶层金属布线层之下的指定金属布线层的第二屏蔽保护层；

所述第一屏蔽保护层包括等间距平行排列的多个第一逻辑处理模块和多组第一金属线组；每组第一金属线组包括第一输入金属线组和第一输出金属线组，分别连接在所述第一逻辑处理模块的数据输入端和数据输出端；

所述第二屏蔽保护层包括等间距平行排列的多个第二逻辑处理模块和多组第二输入金属线组；所述第二输入金属线组连接在所述第二逻辑处理模块的数据输入端；

所述第二逻辑处理模块的数量与所述第一逻辑处理模块的数量相等，都为N个，所述N为正整数，且每个第二逻辑处理模块与一个第一逻辑处理模块对应设置；第1组第二输入金属线组的数据输入端接入伪随机序列的初始值的低2位码字；第n+1组第二输入金属线组与第n组第一输出金属线组相连接，用以第n个第一逻辑处理模块到第n+1个第二逻辑处理模块之间的伪随机序列码的传输；第n组第一输入金属线组的两端分别连接第n个第二逻辑处理模块的数据输出端和第n个第一逻辑处理模块的数据输入端，用以第n个第二逻辑处理模块到第n个第一逻辑处理模块之间的伪随机序列码的传输；并且，通过所述第N个第一逻辑处理模块的第一输出金属线组输出防攻击校验码字；所述n为自然数，且n＝[1,N-1]。

2.根据权利要求1所述的防攻击保护结构，其特征在于，所述第一输入金属线组包括两根金属线；所述第一输出金属线组包括两根金属线；所述第一输入金属线组与所述第一输出金属线组的金属线分别平行设置。

3.根据权利要求1所述的防攻击保护结构，其特征在于，所述第二输入金属线组包括两根金属线，每根金属线为L型，包括第一段和第二段，所述第一段的一端为与所述第一输出金属线组相接的一端，所述第一段与所述第一输出金属线组垂直设置，所述第二段与所述第一输出金属线组平行设置。

4.根据权利要求1所述的防攻击保护结构，其特征在于，所述多个第一逻辑处理模块和多个第二逻辑处理模块分别具有一个选择控制信号输入端，用于接收选择逻辑控制信号。

5.根据权利要求4所述的防攻击保护结构，其特征在于，所述数据输入端包括第一输入端和第二输入端，所述数据输出端包括第一输出端和第二输出端；

当所述选择逻辑控制信号为1时，所述第一输出端的输出数据为所述第一输入端的输入数据，且所述第二输出端的输出数据为所述第二输入端的输入数据；

当所述选择逻辑控制信号为0时，所述第一输出端的输出数据为所述第二输入端的输入数据，且所述第二输出端的输出数据为所述第一输入端的输入数据。

6.根据权利要求4所述的防攻击保护结构，其特征在于，所述数据输入端包括第一输入端和第二输入端，所述数据输出端包括第一输出端和第二输出端；

当所述选择逻辑控制信号为0时，所述第一输出端的输出数据为所述第一输入端的输入数据，且所述第二输出端的输出数据为所述第二输入端的输入数据；

当所述选择逻辑控制信号为1时，所述第一输出端的输出数据为所述第二输入端的输入数据，且所述第二输出端的输出数据为所述第一输入端的输入数据。

7.根据权利要求4所述的防攻击保护结构，其特征在于，所述选择逻辑控制信号的翻转频率基于所述芯片的系统时钟进行配置。

8.根据权利要求7所述的防攻击保护结构，其特征在于，根据所述选择逻辑控制信号的翻转频率和所述N的设置取值，确定所述防攻击校验码字与所述伪随机序列的初始值的低2位码字的正确逻辑关系，以所述正确逻辑关系校验实际输出的防攻击校验码字，确定所述芯片是否受到攻击。

9.根据权利要求1所述的防攻击保护结构，其特征在于，所述N＝31；所述第一金属线组包括124根金属线；所述第二金属线组包括64根金属线。

10.根据权利要求1所述的防攻击保护结构，其特征在于，所述指定金属布线层为顶层金属之下两层的金属层。

说明书全文

一种芯片的防攻击保护结构

技术领域

[0001] 本发明涉及芯片设计技术领域，尤其涉及一种芯片的防攻击保护结构。

背景技术

[0002] 芯片的侵入式攻击，也称为物理攻击，是指攻击者通过物理手段(如借助特殊的仪器设备)，对芯片内部所展开的信息窥探和恶意破坏行为，包括剥离、探针、聚焦离子束(Focused Ion Beam，FIB)等。

[0003] 具体可以通常将探针尖端和FIB引出的测试点或激光切割出来的测试点进行物理接触。为获得如存储器内容或其他信息，可将探针放在存储模块的总线上。当芯片工作时，经过总线的信号可以用逻辑分析仪或示波器经由探针进行采集，并对捕获的信号或数据进行分析，从而恢复出通过总线的信息。侵入式攻击从底层对芯片进行攻击，通过一定的手段能够获取芯片的存储信息和密钥，对芯片的安全造成非常大的影响。

[0004] 针对侵入式的攻击，芯片的设计要求也随之提高，比如在芯片顶层布主动防护层，完善密钥的存储和管理，通过上述的防御手段在一定程度上能够增加侵入式攻击的难度。

[0005] 现阶段对物理攻击的解决办法之一是顶层金属检测。当芯片遭受物理攻击时，顶层金属会遭到破坏，检测装置会检测到顶层金属受到破坏而发出报警信号。但现有的芯片顶层覆盖完整性保护方法仅能判断金属线是否被划断，防范的攻击比较单一，防攻击能力较弱。

发明内容

[0006] 本发明的目的是提供一种芯片的防攻击保护结构，能够通过本发明防攻击保护结构所特有的带有逻辑功能的顶层金属及顶层之下指定层金属的布线结构，准确地判断芯片是否遭到攻击。

[0007] 为实现上述目的，本发明提供了一种芯片的防攻击保护结构，所述防攻击保护结构包括：

[0008] 平铺于顶层金属布线层的第一屏蔽保护层和平铺于所述顶层金属布线层之下的指定金属布线层的第二屏蔽保护层；

[0009] 所述第一屏蔽保护层包括等间距平行排列的多个第一逻辑处理模块和多组第一金属线组；每组第一金属线组包括第一输入金属线组和第一输出金属线组，分别连接在所述第一逻辑处理模块的数据输入端和数据输出端；

[0010] 所述第二屏蔽保护层包括等间距平行排列的多个第二逻辑处理模块和多组第二输入金属线组；所述第二输入金属线组连接在所述第二逻辑处理模块的数据输入端；

[0011] 所述第二逻辑处理模块的数量与所述第一逻辑处理模块的数量相等，都为N个，所述N为正整数，且每个第二逻辑处理模块与一个第一逻辑处理模块对应设置；第1组第二输入金属线组的数据输入端接入伪随机序列的初始值的低2位码字；第n+1组第二输入金属线组与第n组第一输出金属线组相连接，用以第n个第一逻辑处理模块到第n+1个第二逻辑处理模块之间的伪随机序列码的传输；第n组第一输入金属线组的两端分别连接第n个第二逻辑处理模块的数据输出端和第n个第一逻辑处理模块的数据输入端，用以第n个第二逻辑处理模块到第n个第一逻辑处理模块之间的伪随机序列码的传输；并且，通过所述第N个第一逻辑处理模块的第一输出金属线组输出防攻击校验码字；所述n为自然数，且n＝[1,N-1]。

[0012] 优选的，所述第一输入金属线组包括两根金属线；所述第一输出金属线组包括两根金属线；所述第一输入金属线组与所述第一输出金属线组的金属线分别平行设置。

[0013] 优选的，所述第二输入金属线组包括两根金属线，每根金属线为L型，包括第一段和第二段，所述第一段的一端为与所述第一输出金属线组相接的一端，所述第一段与所述第一输出金属线组垂直设置，所述第二段与所述第一输出金属线组平行设置。

[0014] 优选的，所述多个第一逻辑处理模块和多个第二逻辑处理模块分别具有一个选择控制信号输入端，用于接收选择逻辑控制信号。

[0015] 进一步优选的，所述数据输入端包括第一输入端和第二输入端，所述数据输出端包括第一输出端和第二输出端；

[0016] 当所述选择逻辑控制信号为1时，所述第一输出端的输出数据为所述第一输入端的输入数据，且所述第二输出端的输出数据为所述第二输入端的输入数据；

[0017] 当所述选择逻辑控制信号为0时，所述第一输出端的输出数据为所述第二输入端的输入数据，且所述第二输出端的输出数据为所述第一输入端的输入数据。

[0018] 进一步优选的，所述数据输入端包括第一输入端和第二输入端，所述数据输出端包括第一输出端和第二输出端；

[0019] 当所述选择逻辑控制信号为0时，所述第一输出端的输出数据为所述第一输入端的输入数据，且所述第二输出端的输出数据为所述第二输入端的输入数据；

[0020] 当所述选择逻辑控制信号为1时，所述第一输出端的输出数据为所述第二输入端的输入数据，且所述第二输出端的输出数据为所述第一输入端的输入数据。

[0021] 进一步优选的，所述选择逻辑控制信号的翻转频率基于所述芯片的系统时钟进行配置。

[0022] 进一步优选的，根据所述选择逻辑控制信号的翻转频率和所述N的设置取值，确定所述防攻击校验码字与所述伪随机序列的初始值的低2位码字的正确逻辑关系，以所述正确逻辑关系校验实际输出的防攻击校验码字，确定所述芯片是否受到攻击。

[0023] 优选的，所述N＝31；所述第一金属线组包括124根金属线；所述第二金属线组包括64根金属线。

[0024] 优选的，所述指定金属布线层为顶层金属之下两层的金属层。

[0025] 本发明实施例提供的芯片的防攻击保护结构，能够通过本发明防攻击保护结构所特有的带有逻辑功能的顶层金属及顶层之下指定层金属的布线结构，准确地判断芯片是否遭到攻击。

附图说明

[0026] 图1为本发明实施例提供的防攻击保护结构的示意图；

[0027] 图2为本发明实施例提供的逻辑处理模块所执行的逻辑示意图。

具体实施方式

[0028] 下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。

[0029] 本发明实施例提供了一种芯片的防攻击保护结构，尤其适用于安全芯片的防攻击保护。

[0030] 本发明芯片的防攻击保护结构如图1所示，下面结合图1为例，对本发明的芯片的防攻击保护结构进行说明。

[0031] 本发明的防攻击保护结构包括：

[0032] 平铺于顶层金属布线层的第一屏蔽保护层1和平铺于所述顶层金属布线层之下的指定金属布线层的第二屏蔽保护层2；

[0033] 优选的，定金属布线层为顶层金属之下两层的金属层。例如顶层金属为第8层，那么第一屏蔽保护层1就位于第8层金属层，第二屏蔽保护层2位于第6层金属保护层，之间需要连通的，通过金属层间的通孔连通。

[0034] 第一屏蔽保护层1包括等间距平行排列的多个第一逻辑处理模块11和多组第一金属线组；每组第一金属线组包括第一输入金属线组12_1和第一输出金属线组12_2，分别连接在第一逻辑处理模块11的数据输入端和数据输出端；

[0035] 第二屏蔽保护层2包括等间距平行排列的多个第二逻辑处理模块21和多组第二输入金属线组22；第二输入金属线组22连接在第二逻辑处理模块21的数据输入端；

[0036] 第二逻辑处理模块21的数量与第一逻辑处理模块11的数量相等，都为N个，N为正整数；且每个第二逻辑处理模块21与一个第一逻辑处理模块11对应设置；第1组第二输入金属线组22的数据输入端接入伪随机序列的初始值的低2位码字；第n+1组第二输入金属线组22与第n组第一输出金属线组12_2相连接，用以第n个第一逻辑处理模块到第n+1个第二逻辑处理模块之间的伪随机序列码的传输；第n组第一输入金属线组12_1的两端分别连接第n个第二逻辑处理模块21的数据输出端和第n个第一逻辑处理模块11的数据输入端，用以第n个第二逻辑处理模块21到第n个第一逻辑处理模块11之间的伪随机序列码的传输；并且，通过第N个第一逻辑处理模块11的第一输出金属线组12_2输出防攻击校验码字；n为自然数，且n＝[1,N-1]。

[0037] 具体的，第一输入金属线组12_1包括两根金属线；第一输出金属线组12_2包括两根金属线；第一输入金属线组12_1与第一输出金属线组12_2的金属线分别平行设置。

[0038] 第二输入金属线组22包括两根金属线，每根金属线为L型，包括第一段和第二段，第一段的一端为与第一输出金属线组12_2相接的一端，它们通过金属层的通孔连接；第一段与第一输出金属线组12_2垂直设置，第二段与第一输出金属线组12_2平行设置。

[0039] 在本实施例中，优选的，设定N＝31；第一金属线组包括124根金属线；第二金属线组包括64根金属线。

[0040] 多个第一逻辑处理模块11和多个第二逻辑处理模块21分别具有一个选择控制信号输入端Sel，用于接收选择逻辑控制信号。

[0041] 具体的，每个第一逻辑处理模块11和每个第二逻辑处理模块21的数据输入端均包括第一输入端和第二输入端，它们的数据输出端均包括第一输出端和第二输出端；

[0042] 第一逻辑处理模块11及第二逻辑处理模块21所执行的逻辑为多路信号转接器，具体执行的逻辑可以是如图2所示，当选择逻辑控制信号Sel为1时，第一输出端的输出数据OUT1为第一输入端的输入数据IN1，且第二输出端的输出数据OUT2为第二输入端的输入数据IN2；当选择逻辑控制信号为0时，第一输出端的输出数据OUT1为第二输入端的输入数据IN2，且第二输出端的输出数据OUT2为第一输入端的输入数据IN1。

[0043] 当然，也可以依据配置设定，当选择逻辑控制信号为0时，第一输出端的输出数据为第一输入端的输入数据，且第二输出端的输出数据为第二输入端的输入数据；当选择逻辑控制信号为1时，第一输出端的输出数据为第二输入端的输入数据，且第二输出端的输出数据为第一输入端的输入数据。

[0044] 本发明选择逻辑控制信号的翻转频率可以基于芯片的系统时钟进行配置。因此根据选择逻辑控制信号的翻转频率和N的设置取值，就可以确定防攻击校验码字与伪随机序列的初始值的低2位码字的正确逻辑关系，由此来确定芯片是否受到攻击。

[0045] 当然，也是按照翻转频率可以翻转伪随机序列的初始值，恒定选择逻辑控制信号，从而可以根据的随机序列的初始值的翻转频率和N的设置取值，确定防攻击校验码字与伪随机序列的初始值的低2位码字的正确逻辑关系，由此来确定芯片是否受到攻击。

[0046] 在优选的实施例中，翻转频率可配置为下四种情况中的一种：31.25ms,125ms,500ms,1s。

[0047] 对于翻转伪随机序列的初始值的情况，例如，按照逻辑确定，在每个翻转频率周期内，防攻击校验码字与伪随机序列的初始值的低2位码字的正确逻辑关系为防攻击校验码字与伪随机序列的初始值的低2位码字相同，那么可以监测几个翻转频率周期，如果在一个或多个周期内，测出的最终输出的防攻击校验码字与伪随机序列的初始值的低2位码字不同(伪随机序列的初始值的低2位码字随频率周期变化)，那么可以认为芯片遭到攻击，如果最终输出的防攻击校验码字不随伪随机序列的初始值的低2位码字在不同频率周期变化，那么认为芯片遭到划断攻击。

[0048] 对于翻转选择逻辑控制信号的情况，例如，按照逻辑确定，可以监测几个翻转频率周期，在第一翻转频率周期内，防攻击校验码字与伪随机序列的初始值的低2位码字的正确逻辑关系为防攻击校验码字与伪随机序列的初始值的低2位码字相同，在第二翻转频率周期内，防攻击校验码字与伪随机序列的初始值的低2位码字的正确逻辑关系为防攻击校验码字与伪随机序列的初始值的低2位码字相反，那么芯片没有收到攻击，否则，可以认为芯片遭到攻击。如果最终输出的防攻击校验码字不随频率周期变化，那么认为芯片遭到划断攻击。

[0049] 本发明实施例提供的一种芯片的防攻击保护结构，能够通过本发明防攻击保护结构所特有的带有逻辑功能的顶层金属及顶层之下指定层金属的布线结构，准确地判断芯片是否遭到攻击。

[0050] 专业人员应该还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。
专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。

[0051] 结合本文中所公开的实施例描述的方法或算法的步骤可以用硬件、处理器执行的软件模块，或者二者的结合来实施。软件模块可以置于随机存储器(RAM)、内存、只读存储器(ROM)、电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、可移动磁盘、CD-ROM、或技术领域内所公知的任意其它形式的存储介质中。

[0052] 以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

标题	发布/更新时间	阅读量
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