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半导体存储器件及其制造方法

阅读：1030发布：2020-09-07

IPRDB可以提供半导体存储器件及其制造方法专利检索，专利查询，专利分析的服务。并且通过在硅衬底上交替地层叠多个介电膜和电极膜形成层叠体。接下来，在层叠体中形成沿层叠方向延伸的通孔。接下来，执行选择性氮化处理，从而在通孔的内表面的与电极膜对应的区域中选择性地形成由氮化硅制成的电荷层。接下来，执行高压氧化处理，从而在电荷层和电极膜之间形成由氧化硅制成的阻止层。接下来，在通孔的内侧表面上形成由氧化硅制成的隧道层。由此，可制造出其中电荷层被分割用于每个电极膜的闪速存储器。，下面是半导体存储器件及其制造方法专利的具体信息内容。

权利要求

1.一种半导体存储器件，包括：

衬底；

多个介电膜和电极膜，其交替地层叠在所述衬底上并具有沿层叠方向延伸的通孔；

隧道层，其形成在所述通孔的内侧表面上并由介电材料制成；

电荷层，其形成在所述隧道层和所述电极膜之间并由与所述隧道层的材料不同的材料制成；

阻止层，其形成在所述电荷层和所述电极膜之间并由与所述电荷层的介电材料不同的介电材料制成；以及导体，其掩埋在所述通孔内，

所述电荷层被分割用于每个所述电极膜。

2.一种制造半导体存储器件的方法，包括：形成层叠体，在所述层叠体中，多个介电膜和电极膜交替地层叠在衬底上并具有沿层叠方向延伸的通孔；

在所述通孔的内表面的与所述电极膜对应的区域中选择性地形成电荷层；

在所述电荷层和所述电极膜之间形成阻止层，所述阻止层由与所述电荷层的介电材料不同的介电材料制成；

在所述通孔的内侧表面上形成隧道层，所述隧道层由与所述电荷层的介电材料不同的介电材料制成；以及在所述通孔内掩埋导体。

3.根据权利要求2的制造半导体存储器件的方法，其中所述形成层叠体包括由硅形成所述电极膜，所述形成电荷层包括选择性地氮化暴露于所述区域的硅，所述形成阻止层包括氧化所述电极膜的与所述电荷层接触的部分，以及所述形成隧道层包括在所述通孔的内表面上形成氧化硅层。

4.根据权利要求3的制造半导体存储器件的方法，其中通过暴露于0.5乇或更大的压力的氮气来执行所述选择性地氮化硅，以及通过暴露于2个大气压或更大的压力的蒸汽(H2O)来执行所述氧化与所述电荷层接触的部分。

5.根据权利要求2的制造半导体存储器件的方法，其中所述形成层叠体包括由硅形成所述电极膜，所述形成电荷层包括：

在所述通孔的所述内侧表面上完整地形成金属膜；

使得形成所述金属膜的金属与形成所述电极膜的硅反应，以硅化所述金属膜的与所述电极膜接触的部分；以及去除所述金属膜的未硅化部分，

所述形成阻止层包括氧化所述电极膜的与所述电荷层接触的部分，以及所述形成隧道层包括在所述通孔的内表面上形成氧化硅层。

6.一种半导体存储器件，包括：

半导体衬底；

层叠体，其被设置在所述半导体衬底上并包括交替层叠的多个电极层和多个介电层；

半导体层，其被设置在贯穿所述层叠体而形成的孔内，所述半导体层沿所述电极层和所述介电层的层叠方向延伸；以及电荷存储层，其仅被设置在所述电极层和所述半导体层之间并沿所述层叠方向被分割。

7.根据权利要求6的半导体存储器件，其中所述电荷存储层是包括电荷陷阱的介电膜。

8.根据权利要求7的半导体存储器件，其中所述电荷存储层是氮化硅膜。

9.根据权利要求6的半导体存储器件，还包括：第一介电膜，其被设置在所述电极层和所述电荷存储层之间；以及第二介电膜，其被设置在所述电荷存储层和所述半导体层之间，其中与所述第一介电膜的在所述电极层的厚度方向上的中心部分相比，所述第一介电膜的与所述介电层接触的端部更厚。

10.一种制造半导体存储器件的方法，包括：在半导体衬底上交替地层叠多个电极层和多个介电层，以形成其层叠体；

形成穿过所述层叠体并沿所述电极层和所述介电层的层叠方向延伸的孔；

使得所述介电层的面向所述孔的暴露表面相对于所述电极层的面向所述孔的暴露表面后退至位于远离所述孔的第一位置；

通过对作为所述介电层的所述后退的结果而朝向所述孔突出的所述电极层的突出部执行热氮化，形成氮化物膜；

使得所述介电层从所述第一位置进一步后退至第二位置；以及通过对所述电极层的形成于其中的所述氮化物膜和所述第二位置之间的部分执行热氧化，形成氧化物膜。

说明书全文

半导体存储器件及其制造方法

技术领域

[0001] 本发明涉及非易失性半导体存储器件及其制造方法，更具体地，涉及包括交替地层叠在衬底上的多个介电膜和电极膜的非易失性半导体存储器件及其制造方法。

背景技术

[0002] 近来，为了增加闪速存储器的密度，开发了多层化基元(cell)的技术。在该技术中，将介电膜和电极膜交替地层叠在衬底上，然后共同被提供有通孔。在该通孔的内表面上形成用于保持电荷的电荷层，并且在通孔内部掩埋有柱状电极。由此，可制造出具有以三维方式层叠的基元晶体管的闪速存储器(见例如专利引文1)。

[0003] 然而，由此制造的闪速存储器在长时间保存数据时具有低可靠性的问题。

[0004] 专利引文1：专利2007-266143

发明内容

[0005] 技术问题

[0006] 本发明提供了高度可靠的半导体存储器件及其制造方法。

[0007] 技术方案

[0008] 根据本发明的一方面，提供一种半导体存储器件，包括：衬底；多个介电膜和电极膜，其交替地层叠在所述衬底上并具有沿层叠方向延伸的通孔；隧道层，其形成在所述通孔的内侧表面上并由介电材料制成；电荷层，其形成在所述隧道层和所述电极膜之间并由与所述隧道层的材料不同的材料制成；阻止层(block layer)，其形成在所述电荷层和所述电极膜之间并由与所述电荷层的介电材料不同的介电材料制成；以及导体，其掩埋在所述通孔内，所述电荷层被分割用于每个所述电极膜。

[0009] 根据本发明的另一方面，提供一种制造半导体存储器件的方法，包括：形成层叠体，在所述层叠体中，多个介电膜和电极膜交替地层叠在衬底上并具有沿层叠方向延伸的通孔；在所述通孔的内表面的与所述电极膜对应的区域中选择性地形成电荷层；在所述电荷层和所述电极膜之间形成阻止层，所述阻止层由与所述电荷层的介电材料不同的介电材料制成；在所述通孔的内侧表面上形成隧道层，所述隧道层由与所述电荷层的介电材料不同的介电材料制成；以及在所述通孔内掩埋导体。

[0010] 根据本发明的又一方面，提供一种半导体存储器件，包括：半导体衬底；层叠体，其被设置在所述半导体衬底上并包括交替层叠的多个电极层和多个介电层；半导体层，其被设置在贯穿所述层叠体而形成的孔内部，所述半导体层沿所述电极层和所述介电层的层叠方向延伸；以及电荷存储层，其仅被设置在所述电极层和所述半导体层之间并沿所述层叠方向被分割。

[0011] 根据本发明的再一方面，提供一种制造半导体存储器件的方法，包括：在半导体衬底上交替地层叠多个电极层和多个介电层，以形成其层叠体；形成穿过所述层叠体并沿所述电极层和所述介电层的层叠方向延伸的孔；使得所述介电层的面向所述孔的暴露表面相对于所述电极层的面向所述孔的暴露表面后退(set back)至位于远离所述孔的第一位置；通过对作为所述介电层的所述后退的结果而朝向所述孔突出的所述电极层的突出部执行热氮化，形成氮化物膜；使得所述介电层从所述第一位置进一步后退至第二位置；以及通过对所述电极层的形成于其中的所述氮化物膜和所述第二位置之间的部分执行热氧化，形成氧化物膜。

附图说明

[0012] 图1是示例根据本发明的第一实施例的闪速存储器的截面图；

[0013] 图2是图1的部分放大图；

[0014] 图3是示例根据第一实施例的比较例的闪速存储器的截面图；

[0015] 图4是图3的部分放大图；

[0016] 图5A-5C是示例根据本发明的第二实施例制造闪速存储器的方法的工艺截面图；

[0017] 图6A-6C是示例根据本发明的第二实施例制造闪速存储器的方法的工艺截面图；

[0018] 图7是示例根据本发明的第三实施例的闪速存储器的截面图；

[0019] 图8A-8C是示例根据本发明的第四实施例制造闪速存储器的方法的工艺截面图；

[0020] 图9是示例根据本发明的第五实施例的半导体存储器件的示意性透视图；

[0021] 图10是在图9中所示的半导体存储器件中的一个存储器串的示意性透视图；

[0022] 图11是在图9中的XZ方向上的主要部分的示意性截面图；

[0023] 图12是在图9中的YZ方向上的主要部分的示意性截面图；

[0024] 图13是在图9中所示的半导体存储器件的存储器基元(memory cell)的放大截面图；

[0025] 图14A和14B是示例根据本发明的第六实施例制造半导体存储器件的方法的工艺截面图；

[0026] 图15A和15B是示例根据第六实施例制造半导体存储器件的方法的工艺截面图；

[0027] 图16A和16B是示例根据第六实施例制造半导体存储器件的方法的工艺截面图；

[0028] 图17是示例根据第六实施例制造半导体存储器件的方法的工艺截面图；以及[0029] 图18是示例根据本发明的第七实施例的半导体存储器件的在YZ方向上的示意性截面图。

[0030] 标号说明

[0031] 1，31，101 闪速存储器

[0032] 2 硅衬底

[0033] 3 介电膜

[0034] 4 电极膜

[0035] 5 层叠体

[0036] 6 上部介电膜

[0037] 7 通孔

[0038] 8 位线

[0039] 11 隧道层

[0040] 12，32 电荷层

[0041] 13 阻止层

[0042] 14 ONO膜

[0043] 16 导体

[0044] 21 抗蚀剂图形

[0045] 21a 开口

[0046] 22 氮化硅层

[0047] 23 氧化硅层

[0048] 41 金属膜

[0049] 61 半导体衬底

[0050] 64 介电层

[0051] 67 孔

[0052] 75 第一介电膜

[0053] 76 电荷存储层

[0054] 77 第二介电膜

[0055] e 电子

[0056] SP 半导体层

[0057] WL 电极层

[0058] WLL 字线

[0059] BL 位线

[0060] LSG 下部选择栅极

[0061] USG 上部选择栅极

具体实施方式

[0062] 现在，将参照附图描述本发明的各个实施例。

[0063] 首先，描述本发明的第一实施例。

[0064] 该实施例涉及闪速存储器，这是一种非易失性半导体存储器件。

[0065] 图1是示例根据该实施例的闪速存储器的截面图。

[0066] 图2是图1的部分放大图。

[0067] 如图1所示，根据该实施例的闪速存储器1包括示例性地由单结晶硅制成的硅衬底2。在硅衬底2上，交替地层叠示例性地由氧化硅(SiO2)制成的多个介电膜3和示例性地由多晶硅制成的多个电极膜4，以形成层叠体5。电极膜4的厚度示例性地为50纳米(nm)或更大。电极膜4的数目示例性地为64。应注意，为了图示的方便，图1中示出具有较少数目的叠层的层叠体5。电极膜4通过在图1的图示之外的部分中的接触而被连接至相互不同的上部互连。在层叠体5上设置上部介电膜6。

[0068] 形成通孔7，以从上部介电膜6的底部穿过层叠体5到达硅衬底2的上部。通孔7示例性地具有例如圆柱形的形状，并且其中心轴沿层叠体5的层叠方向(即沿与硅衬底2的上表面垂直的方向)延伸。通孔7的直径示例性地为90纳米。此外，在包括通孔7的直接上覆区(directly overlying region)的上部介电膜6的上部中设置示例性地由多晶硅制成的位线8。位线8沿与图1的页面垂直的方向延伸。

[0069] 如图1和2所示，在通孔7的内侧表面上完整地形成由介电材料(例如氧化硅)制成的隧道层11。此外，在隧道层11和电极膜4之间形成由与隧道层11的材料不同的材料(例如氮化硅(SiN))制成的电荷层12。此外，在电荷层12和电极膜4之间形成由与电荷层12的介电材料不同的介电材料(例如氧化硅)制成的阻止层13。

[0070] 即，从通孔7的内部朝向电极膜4来看，隧道层11、电荷层12、阻止层13和电极膜4按该顺序排列。另一方面，朝向介电膜3时，隧道层11和介电膜3按该顺序排列。由此，电荷层12仅形成在隧道层11和电极膜4之间，而并未形成在隧道层11和介电膜3之间。
因此，电荷层12被分割用于每个电极膜4。

[0071] 例如，隧道层11与电荷层12接触，电荷层12与阻止层13接触。因此，在通孔7的内侧表面上的与电极膜4对应的区域中，由隧道层11、电荷层12和阻止层13形成ONO膜(氧化物-氮化物-氧化物膜)14。隧道层11、电荷层12和阻止层13中的每一者的厚度示例性地为3纳米或更大。

[0072] 在通孔7内部掩埋有导体16。导体16由导电材料形成。导电材料也包括半导体材料。导体16示例性地由多晶硅(例如掺杂有杂质的N型多晶硅)形成。导体16示例性地具有例如圆柱形的形状，并且其外侧表面与隧道层11接触。导体16的上端部与位线8接触，并且其下端部与硅衬底2接触。应注意，连接至导体16的电极互连(未示出)可形成在硅衬底2中。

[0073] 接下来，描述该实施例的操作与效果。

[0074] 如图1所示，在根据该实施例的闪速存储器1中，通过位线8向导体16施加规定的电势，并将导体16用作选择栅极。另一方面，向每个电极膜4施加相互独立的电势，并将每个电极膜4用作控制栅极。由此，位于每个电极膜4和导体16之间的每个电荷层12被充电和放电，从而用作存储器基元。

[0075] 此外，如图2所示，在该实施例中，电荷层12被分割用于每个电极膜4。因此，在电荷层12中存储的电子e被局限在该电荷层12中，并且不太可能泄露到该电荷层12以外。由此，不太可能发生由于电子的扩散而导致的数据擦除。因此，根据该实施例的闪速存储器
1在长时间保存数据时具有高可靠性。

[0076] 接下来，描述该实施例的比较例。

[0077] 图3是示例根据该实施例的比较例的闪速存储器的截面图。

[0078] 图4是图3的部分放大图。

[0079] 如图3所示，在根据比较例的闪速存储器101中，在通孔7的内侧表面上完整地形成由隧道层11、电荷层12和阻止层13形成的ONO膜14。即，电荷层12没有被分割用于每个电极膜4，而是在通孔7的整个内侧表面连续地形成。除了该方面之外，该比较例中的配置与以上第一实施例的配置相同。

[0080] 如图4所示，在根据该比较例的闪速存储器101中，电荷层12被连续地形成，从而在各个电极膜4和导体16之间的区域彼此沟通。因此，在电荷层12的与一个电极膜4对应的部分中存储的电子e随时间的流逝会从该部分泄露，并且迁移至例如与另一电极膜4对应的部分。这导致在长时间保存数据时的低可靠性。

[0081] 接下来，描述本发明的第二实施例。

[0082] 该实施例涉及制造根据以上第一实施例的闪速存储器的方法。

[0083] 图5A-5C和6A-6C是示例根据该实施例制造闪速存储器的方法的工艺截面图。

[0084] 首先，如图5A所示，制备硅衬底2。然后，通过示例性地用CVD(化学气相沉积)在硅衬底2上沉积氧化硅来形成介电膜3。接下来，通过沉积多晶硅来形成电极膜4。随后，同样，交替地沉积介电膜3和电极膜4。这里，电极膜4的厚度示例性地为50纳米或更大。由此，形成其中交替地层叠有多个介电膜和电极膜的层叠体5。随后，在层叠体5上形成上部介电膜6。

[0085] 接下来，如图5B所示，在上部介电膜6上形成抗蚀剂膜，并通过光刻对其构图。由此，形成具有开口21a的抗蚀剂图形21。开口21a示例性地具有例如圆形的形状，并且其直径示例性地为90nm。接下来，将该抗蚀剂图形21用作掩模以执行蚀刻。由此，去除了上部介电膜6和层叠体5的与开口21a的直接下伏区(directly underlying region)对应的部分，从而形成到达硅衬底2的通孔7。随后，去除抗蚀剂图形21。由此得到这样的层叠体5，其中在硅衬底2上交替地层叠有多个介电膜3和电极膜4，并且在其中形成有沿层叠方向延伸的通孔7。应注意，作为蚀刻掩模，可使用介电膜来代替抗蚀剂图形21。

[0086] 接下来，如图5C所示，执行选择性氮化处理，以仅在由多晶硅形成的电极膜4的表面中选择性地形成氮化硅层。示例性地，通过暴露于0.5乇(＝67帕)或更大的压力的氮气来执行该选择性氮化处理。由此，在通孔7的内表面的与电极膜4对应的区域中选择性地形成电荷层12。电荷层12的厚度示例性地为3纳米或更大。应注意，此时，也在通孔7的底部处所暴露的硅衬底2的上表面中形成氮化硅层22。

[0087] 接下来，如图6A所示，执行高压氧化处理，以氧化与电荷层12接触的电极膜4的部分。示例性地，通过暴露于2个大气压(＝203kPa)或更大的压力的蒸汽(H2O)来执行该高压氧化处理。由此，在电荷层12中扩散氧气，并且在电荷层12和电极膜4之间形成由氧化硅制成的阻止层13。阻止层13的厚度示例性地为3纳米或更大。应注意，此时，在介电膜3的表面中没有新形成氧化硅层。另一方面，在通孔7的底部处形成的氮化硅层22的直接下方形成氧化硅层23。

[0088] 接下来，如图6B所示，应用诸如RIE(反应离子蚀刻)的各向异性蚀刻，以去除在通孔7的底部处的硅衬底2的上部中形成的氮化硅层22和氧化硅层23。

[0089] 接下来，如图6C所示，应用氧化处理，以在通孔7的内表面上完整地形成氧化硅层。然后，执行诸如RIE的各向异性蚀刻，以去除在通孔7的底部上形成的该氧化硅层的部分。由此，在通孔7的内侧表面上完整地形成由氧化硅形成的隧道层11。应注意，可省略在图6B中所示的处理中的RIE，并且可在该处理中同时去除氮化硅层22和氧化硅层23。

[0090] 接下来，如图1所示，示例性地通过在通孔7中掩埋多晶硅而在其中掩埋导体16。随后，在上部介电膜6的上部中形成位线8，以连接至导体16。由此，制造出根据第一实施例的闪速存储器1。

[0091] 接下来，描述该实施例的效果。

[0092] 如上所述，在该实施例中，通过图5C中所示的处理中的选择性氮化来形成电荷层12，并且通过图6A中所示的处理中的高压氧化来形成阻止层13。由此，在该实施例中，电荷层12和阻止层13并非通过诸如CVD的膜形成技术来形成，而是通过氮化/氧化来形成。
因此，阻止层13和电荷层12可以仅形成在用作控制栅极电极的电极膜4的表面上，而不形成在介电膜3的表面上。因此，电荷层12可被分隔地形成用于每个电极膜4。此外，根据该实施例，通过阻止层13和电荷层12的形成没有减小通孔7的直径。因此，通过该量，在通孔7中提供了裕量(margin)。

[0093] 相反地，在制造根据图3和4所示的比较例的闪速存储器101时，在形成通孔7之后，通过CVD等在通孔7的内侧表面上形成阻止层13、电荷层12和隧道层11。因此，将连续地形成电荷层12，导致电子在存储器基元之间的迁移。

[0094] 接下来，描述本发明的第三实施例。

[0095] 该实施例是其中由含有硅的金属氧化物形成电荷层的实例。

[0096] 图7是示例根据该实施例的闪速存储器的截面图。

[0097] 如图7所示，根据该实施例的闪速存储器31与根据以上第一实施例的闪速存储器1(见图1)的不同之处在于，用由含有硅的金属氧化物制成的电荷层32代替由氮化硅制成的电荷层12(见图1)。示例性地，由通过对诸如铪(Hf)、锆(Zr)、钽(Ta)、钛(Ti)、或钨(W)的金属的硅化和氧化而制成的材料形成电荷层32。在闪速存储器31中，如以上第一实施例，电荷层32被分割用于每个电极膜4。除了以上方面之外，根据该实施例的闪速存储器的配置、操作和效果与以上第一实施例的相同。

[0098] 接下来，描述本发明的第四实施例。

[0099] 该实施例涉及制造根据以上第三实施例的闪速存储器的方法。

[0100] 图8A-8C是示出制造根据该实施例的闪速存储器的方法的工艺截面图。应注意，在图8中，未示出上部介电膜6(见图1)。

[0101] 首先，如图5A所示，在硅衬底2上形成层叠体5和上部介电膜6。接下来，如图5B所示，在层叠体5和上部介电膜6中形成通孔7。至此，这些处理与以上第二实施例中的处理相同。

[0102] 接下来，如图8A所示，通过用CVD等沉积诸如铪(Hf)、锆(Zr)、钽(Ta)、钛(Ti)、或钨(W)的金属来完整地形成金属膜41。由此，在包括通孔7的内表面的整个表面上形成金属膜41。随后，执行退火工艺，以使得形成金属膜41的金属与形成电极膜4的硅反应，从而硅化与电极膜4接触的金属膜41的部分。应注意，此时，还硅化与硅衬底21接触的金属膜41的部分。

[0103] 接下来，示例性地，通过将通孔7的内表面暴露于碱性化学品来溶解掉金属膜41的未硅化部分。此时，金属膜41的硅化部分保留而不溶解。由此，硅化的金属膜41可选择性地仅留在通孔7的内侧表面上的与电极膜4对应的区域上。

[0104] 接下来，如图8B所示，应用氧化处理，以氧化经硅化的金属膜41。由此，形成由含有硅的金属氧化物制成的电荷层32。此时，氧被扩散在电荷层32中，因此在电荷层32和电极膜4之间的界面处形成由氧化硅制成的阻止层13。由此，可以仅在通孔7的内侧表面上的与电极膜4对应的区域中形成电荷层32和阻止层13。随后，执行诸如RIE的各向异性蚀刻，以去除在通孔7的底部处形成的氧化硅层和金属氧化物层。

[0105] 接下来，如图8C所示，再次应用氧化处理，以在通孔7的内表面上完整地形成氧化硅层。然后，执行诸如RIE的各向异性蚀刻，以去除在通孔7的底部上形成的该氧化硅层的部分。由此，在通孔7的内侧表面上完整地形成由氧化硅制成的隧道层11。

[0106] 随后，如以上第二实施例，在通孔7中掩埋导体16，并且在上部介电膜6的上部中形成位线8。由此，制造出根据该实施例的闪速存储器。除了以上方面之外，在该实施例中的制造方法与以上第二实施例相同。由此，根据该实施例，可制造出其中由含有硅的金属氧化物层形成电荷层的闪速存储器31。

[0107] 接下来，描述本发明的第五实施例。

[0108] 图9是示例根据该实施例的半导体存储器件的示意性透视图。

[0109] 图10是在半导体存储器件中的一个存储器串的示意性透视图。

[0110] 图11是在图9中的XZ方向上的主要部分的示意性截面图。

[0111] 图12是在图9中的YZ方向上的主要部分的示意性截面图。

[0112] 图13是在半导体存储器件中的电极层和介电层的层叠体中提供的存储器基元的放大截面图。

[0113] 应注意，在图9和10中，为了清楚地图示，仅示出导电部分，并未示出绝缘部分。

[0114] 根据该实施例的半导体存储器件具有这样的结构，其中在半导体衬底上形成半导体层、介电层、电极层和互连。应注意，在该实施例中，半导体示例性地为硅，但是也可使用其他半导体。

[0115] 如图11和12所示，在硅衬底61上设置基元源极(cell source)CS。基元源极CS示例性地为硅层，其以相对高的浓度掺杂有杂质，以降低电阻。在基元源极CS上设置介电层62，在介电层62上设置下部选择栅极LSG，并且在下部选择栅极LSG上设置介电层62。介电层62、63示例性地为氧化硅层，下部选择栅极LSG示例性地为硅层。介电层62、下部选择栅极LSG以及介电层63构成层叠体ML1。应注意，不一定需要介电层63。

[0116] 在层叠体ML1上设置层叠体ML2，在层叠体ML2中交替地层叠示例性地由氧化硅制成的多个介电层64和示例性地由非晶硅或多晶硅制成的多个电极层WL。

[0117] 电极层WL用作字线。介电层64设置在电极层WL之上、之下和之间，并用作使得电极层WL彼此绝缘的层间介电层。如果电极层WL的数目由n表示(其中n为自然数)，则介电层64的数目为n+1。虽然电极层WL的数目n为任意数，但是在该实施例中示例出n＝4的情况。

[0118] 在层叠体ML2上设置介电层65，在介电层65上设置上部选择栅极USG，并且在上部选择栅极USG上设置介电层66。介电层65、66示例性地为氧化硅层，上部选择栅极USG示例性地为硅层。介电层65、上部选择栅极USG以及介电层66构成层叠体ML3。应注意，不一定需要介电层66。

[0119] 以下，在该实施例中，为了方便描述，引入XYZ正交坐标系统。在该坐标系统中，将与硅衬底61的上表面(主表面)平行的且彼此正交的两个方向称为X和Y方向，并且将与X和Y方向都正交的方向(即介电层64和电极层WL的层叠方向)称为Z方向。

[0120] 沿着Y方向将层叠体ML1、层叠体ML2和层叠体ML3(以下也合称为“层叠体ML”)分为多个块。

[0121] 通过沿着Y方向将一个板状导电层(示例性地，硅层)分成在X方向上延伸的多个互连导电构件，形成上部选择栅极USG。

[0122] 电极层WL和下部选择栅极LSG是平行于XY平面的板状导电层。作为备选配置，可将下部选择栅极LSG分成多个部分，如同上部选择栅极USG。基元源极CS是平行于XY平面的单个板状导电层，以连接层叠体ML的多个块的直接下伏区。

[0123] 层叠体ML包括在整个层叠体ML内沿层叠方向(Z方向)延伸的多个通孔。所述多个通孔示例性地沿着X和Y方向以矩阵配置排列。

[0124] 在每个通孔中掩埋作为柱状半导体层的硅柱SP。硅柱SP由多晶硅或非晶硅形成。硅柱SP具有例如在Z方向上延伸的柱的形状，示例性地具有例如圆柱形的形状。此外，硅柱SP被设置为贯穿层叠体ML的层叠方向，并且其下端部分连接至基元源极CS。

[0125] 在层叠体ML3上设置介电层68(见图11和12)，并且在介电层68上设置在Y方向上延伸的多个位线BL。位线BL示例性地由金属材料形成。应注意，这里使用的术语“金属”包括合金以及纯金属。

[0126] 位线BL被排列为经过沿着Y方向排列的各个硅柱SP的直接上覆区域，并且通过在介电层68中形成的过孔68a而连接至硅柱SP的上端部。即，对于在Y方向上延伸的每一行，硅柱SP连接至不同位线BL。每个硅柱SP连接在位线BL和基元源极CS之间。

[0127] 上部选择栅极USG通过过孔70而连接至示例性地由金属材料形成的上部选择栅极互连USL。

[0128] 为层叠体ML的每个块设置多个字线WLL、一个下部选择栅极互连LSL和一个基元源极互连CSL。字线WLL、下部选择栅极互连LSL和基元源极互连CSL中的每一者均示例性地由金属材料形成。

[0129] 与层叠体ML的一个块对应的字线WLL的数目等于电极层WL的数目，并且每个字线WLL通过过孔71而连接至一个电极层WL。下部选择栅极互连LSL通过过孔72而连接至下部选择栅极LSG，并且基元源极互连CSL通过接触73而连接至基元源极CS。

[0130] 互连通过未示出的层间介电膜而彼此绝缘。

[0131] 如图13所示，在由电极层WL和介电层64的层叠结构构成的层叠体ML2中形成的孔的内周壁上，以管状形成第一介电膜75、电荷存储层76和第二介电膜77中的每一者。在第二介电膜77中掩埋硅柱SP，并且第二介电膜77与硅柱SP接触。

[0132] 第一介电膜75被设置为与电极层WL接触，并且电荷存储层76被设置在第一介电膜75和第二介电膜77之间。第一介电膜75和电荷存储层76被设置为仅在电极层WL和硅柱SP之间，而不被设置在介电层64和硅柱SP之间。即，第一介电膜75和电荷存储层76在介电层64和电极层WL的层叠方向上被分割。

[0133] 在层叠体ML2中设置的硅柱SP用作沟道，电极层WL用作控制栅极，并且电荷存储层76用作用于存储从硅柱SP注入的电荷的数据存储层。即，在硅柱SP和每个电极层WL之间的交点处形成具有这样的结构的存储器基元，在该结构中，沟道被栅极电极包围。

[0134] 该存储器基元为电荷陷阱结构(charge trap structure)。电荷存储层76包括用于限制电荷(电子)的多个陷阱且示例性地由氮化硅膜制成。

[0135] 第二介电膜77示例性地由氧化硅膜制成，并在从硅柱SP向电荷存储层76中注入电荷时或在向硅柱SP中扩散在电荷存储层76中存储的电荷时用作电势势垒。

[0136] 第一介电膜75示例性地由氧化硅膜制成，并防止存储在电荷存储层76中的电荷扩散到用作栅极电极的电极层WL中。

[0137] 通过按比例减小具有以上结构的存储器基元的尺寸，可在没有用作源极/漏极区的扩散层的情况下执行正常的写/读操作。由此，在该实施例中，在硅柱SP中，存储器基元不包括用作不同导电类型的源极/漏极区的扩散层。即，硅柱SP用作存储器基元中的沟道区、源极区和漏极区。此外，通过控制对电极层WL施加的电压，与电极层WL相对的硅柱SP几乎被耗尽，从而实现关断状态。

[0138] 如图10所示，一个硅柱SP被与电极层WL同样多的存储器基元MC围绕，并且存储器基元MC在Z方向上串联连接，从而构成一个存储器串。这样的存储器串在X和Y方向上以矩阵配置排列，从而多个存储器基元在X、Y和Z方向上以三维方式排列。

[0139] 再次参照图11和12，在层叠体ML2下方的层叠体ML1中形成的通孔的内周壁上，以管状形成栅极介电膜GD，并且硅柱SP掩埋在栅极介电膜GD内侧。由此，在层叠体ML1中设置下部选择晶体管LST，其中硅柱SP用作沟道，并且包围硅柱SP的下部选择栅极LSG用作栅极电极。

[0140] 在层叠体ML2上方的层叠体ML3中形成的通孔的内周壁上，以管状形成栅极介电膜GD，并且硅柱SP掩埋在栅极介电膜GD内侧。由此，在层叠体ML3中设置上部选择晶体管UST，其中硅柱SP用作沟道，并且包围硅柱SP的上部选择栅极USG用作栅极电极。

[0141] 下部选择栅极LSG和上部选择晶体管UST均具有如下结构，其中类似于上述的存储器基元，沟道被栅极电极包围。然而，它们不用作存储器基元，而是用于选择硅柱SP。

[0142] 根据该实施例的半导体存储器件还包括：通过位线BL而对硅柱SP的上端部施加电势的驱动器电路；通过基元源极互连CSL、接触73和基元源极CS而对硅柱SP的下端部施加电势的驱动器电路；通过上部选择栅极互连USL和过孔70而对上部选择栅极USG施加电势的驱动器电路；通过下部选择栅极互连LSL和过孔72而对下部选择栅极LSG施加电势的驱动器电路；以及通过字线WLL和过孔71而对每个电极层WL施加电势的驱动器电路(所有驱动器电路都未示出)。在包括这些驱动器电路的电路区域中形成P-阱和N-阱(未示出)，并且在这些阱中形成诸如晶体管的元件。

[0143] 根据该实施例的半导体存储器件是非易失性半导体存储器件，其中可自由地执行电擦除/写入数据的操作，并且即使在断电之后也可保持所存储的内容。

[0144] 通过选择位线BL来选择存储器基元的X坐标。通过选择上部选择栅极USG来选择存储器基元的Y坐标，以将上部选择栅极UST变成导通或非导通状态。通过选择用作字线的电极层WL来选择存储器基元的Z坐标。然后，通过向所选择的存储器基元的电荷存储层76中注入电子来存储信息。通过使得感测电流流过通过该存储器基元的硅柱SP来读取在该存储器基元中存储的信息。

[0145] 接下来，描述本发明的第六实施例。

[0146] 该实施例涉及制造根据以上第五实施例的半导体存储器件的方法。

[0147] 图14A和14B至17是示例根据该实施例制造半导体存储器件的方法的工艺截面图。

[0148] 首先，如图11和12所示，用杂质掺杂在硅衬底61中的存储器阵列区域，以形成基元源极CS。接下来，在基元源极CS上形成介电层62，在介电层62上形成用作下部选择栅极LSG的硅层，并且在其上进一步形成介电层63。由此，形成由介电层62、下部选择栅极LSG和介电层63构成的层叠体ML1。同时，在外围电路区域(未示出)中，形成P-阱、N-阱等，形成构成驱动器电路的晶体管的栅极，并且形成源极/漏极。

[0149] 接下来，通过蚀刻在层叠体ML1中形成在Z方向(层叠方向)上延伸且到达基元源极CS的通孔。然后，在层叠体ML1上完整地沉积诸如氧化硅膜或氮化硅膜的介电膜。在通孔的底表面和侧表面以及层叠体ML1的上表面上形成介电膜。然后，示例性地通过RIE(反应离子蚀刻)来去除在层叠体ML1的上表面和通孔的底部上形成的介电膜。由此，介电膜保留在通孔的侧表面上，以用作栅极介电膜GD。接下来，将硅掩埋在通孔中，以在通孔中形成硅柱SP。由此，形成下部选择晶体管LST。

[0150] 接下来，如图14A所示，在层叠体ML1上交替地层叠示例性地由TEOS(四乙氧基硅烷)制成的介电层64和示例性地由非晶硅或多晶硅制成的电极层WL，以形成层叠体ML2。

[0151] 接下来，如图14B所示，通过RIE形成贯穿介电层64和电极层WL的层叠体ML2并且在其层叠方向上延伸的孔67。孔67被形成在下伏的层叠体ML1的硅柱SP的直接上方，从而到达该硅柱SP。

[0152] 接下来，湿法蚀刻面向孔67内侧的介电层64。在此时使用的蚀刻剂中，介电层64是可溶解的，但是电极层WL是不可溶解的。因此，如图15A所示，仅使得介电层64后退远离孔67的中心轴。即，使得面向孔67的介电层64的暴露表面后退至第一位置(图15A中所示)，与面向孔67的电极层WL的暴露表面相比，该第一位置与孔67的中心轴的距离更远。应注意，该蚀刻仅需要是各向同性的，并且除了湿法蚀刻之外，还可以是CDE(化学干法蚀刻)。

[0153] 通过在以上处理中使得介电层64后退，电极层WL从介电层64朝向孔67突出。接下来，对电极层WL的突出部执行热氮化处理。由此，如图15B所示，在电极层WL的暴露于孔67的部分中形成用作电荷存储层的氮化硅膜76。在含有氮(N)的氮化气体气氛中，通过加热已完成了直到图15A的以上处理的晶片，仅在硅的暴露部分中形成氮化硅膜76。即，电荷存储层(氮化硅膜)76仅形成在电极层WL中，而未形成在介电层64中。

[0154] 接下来，再次湿法蚀刻在以上第一位置处面向孔67内侧的介电层64。在此时使用的蚀刻剂中，介电层64是可溶解的，而电极层WL和氮化硅膜76是不可溶解的。因此，仅仅介电层64从图15A和15B中所示的第一位置进一步后退远离孔67的中心轴而到达图16A所示的第二位置。应注意，该蚀刻也仅需要是各向同性的，并且除了湿法蚀刻之外，还可以是CDE。

[0155] 通过使介电层64后退至以上第二位置，如图16A所示，在其中形成的氮化硅膜76与以上介电层64的第二位置之间的电极层WL的上表面和下表面被暴露。

[0156] 然后，对电极层WL中的硅的暴露部分执行热氧化处理。即，在含有氧(O)的氧化气体气氛中，通过加热已完成了直到图16A的以上处理的晶片，使得氧化物膜的生长从电极层WL中的硅的暴露部分进行。

[0157] 氧化从电极层WL的没有被氮化硅膜76和介电层64覆盖且位于其间的上表面和下表面朝向厚度方向的中心部分进行。因此，如图16B所示，在电极层WL中的氮化硅膜76的背侧(与面向孔67的部分相反的一侧)上形成具有鸟嘴(bird’s beak)结构的第一介电膜(氧化硅膜)75。

[0158] 接下来，示例性地通过在面向孔67的以上层叠体ML2的侧壁部上完整地CVD(化学气相沉积)来形成第二介电膜(氧化硅膜)77。由此，如图17所示，用第二介电膜(氧化硅膜)77覆盖电荷存储层(氮化硅膜)76，并且在电极层WL的与孔67相对的部分上形成ONO(氧化物-氮化物-氧化物)膜。

[0159] 接下来，去除在孔67的底部处形成的氧化硅膜等，从而将下伏的层叠体ML1的硅柱SP的上表面暴露于孔67内。然后，示例性地通过CVD将硅掩埋在孔67内。由此，如图11至13，在层叠体ML2中形成硅柱SP，并且在该硅柱SP和电极层WL之间的交点处形成存储器基元。层叠体ML2的硅柱SP的下端与下伏的层叠体ML1的硅柱SP的上端接触。

[0160] 接下来，如图11和12所示，在层叠体ML2上形成介电层65，在介电层65上形成用作上部选择栅极USG的硅层，并且在其上进一步形成介电层66。由此，形成由介电层65、上部选择栅极USG和介电层66构成的层叠体ML3。

[0161] 接下来，通过蚀刻，在层叠体ML3中形成在Z方向(层叠方向)上延伸并且到达层叠体ML2的硅柱SP的通孔。然后，在层叠体ML3上完整地沉积诸如氧化硅膜或氮化硅膜的介电膜。该介电膜形成在通孔的底表面和侧表面上以及层叠体ML3的上表面上。

[0162] 接下来，示例性地通过RIE去除在层叠体ML3的上表面上和通孔的底部上形成的介电膜。由此，介电膜保留在通孔的侧表面上，以用作栅极介电膜GD。

[0163] 接下来，使层叠体ML2的硅柱SP暴露于通孔的底部，然后将硅掩埋在通孔内部，从而在层叠体ML3中形成硅柱SP。由此，形成上部选择晶体管UST。层叠体ML3的硅柱SP的下端与下伏的层叠体ML2的硅柱SP的上端接触。

[0164] 接下来，在层叠体ML3上形成介电层68，然后在介电层68中形成过孔68a。接下来，完整地形成且构图金属膜，以形成位线BL。

[0165] 应注意，在层叠体ML3中形成孔之前，可在层叠体ML3上形成介电层68，然后可形成贯穿其的孔(介电层68中的过孔68a)。在介电层68和层叠体ML3中形成孔之后，在层叠体ML3的孔侧表面上形成栅极介电膜GD，并且将硅柱SP掩埋在栅极介电膜GD内。此时，还将硅柱SP掩埋在介电层68的过孔68a中。蚀刻掉过孔68a的该硅柱SP，然后在介电层68上形成金属材料以掩埋过孔68a，并对其构图以形成位线BL。

[0166] 此外，形成上部选择栅极互连USL、字线WLL、下部选择栅极互连LSL和基元源极互连CSL。由此，获得图9中所示的结构。

[0167] 根据本发明的实施例，如图13所示，电荷存储层76仅存在于电极层WL和在导通期间用作沟道的硅柱SP之间，而不存在于介电层64和硅柱SP之间。即，电荷存储层76在存储器基元沿层叠方向串联连接的方向上被分割。

[0168] 因此，可防止在电荷存储层76中存储的电荷扩散到另一存储器基元的电荷存储层76。这使得每个存储器基元稳定地保持所存储的电荷，并用于避免由于所存储的电荷的扩散而影响对其他存储器基元的写操作。

[0169] 在用于获得其中在电极层WL之间的介电层64不具有电荷存储层(氮化硅膜)76的结构的以上处理的情况下，如图13所示，该实施例可能产生这样的结构，其中硅柱SP沿着电荷存储层76的拐角而横向侵入介电层64中。此外，在电极层WL的与第一介电膜75的界面附近的厚度方向端部和硅柱SP的侵入部之间，仅存在氧化物膜，而不存在氮化物膜。因此，如果电场集中于其上，则在该部分中可能发生栅极泄露。

[0170] 然而，在该实施例中，如上所述，使用先前形成的氮化硅膜76作为掩模，执行热氧化，从而获得具有鸟嘴结构的第一介电膜75。因此，与第一介电膜75的在电极层WL的厚度方向上的中心部分75b相比，第一介电膜75的与介电层64接触的端部75a更厚。这用于防止在硅柱SP的侵入介电层64的上述部分和电极层WL之间的泄露。

[0171] 接下来，描述本发明的第七实施例。

[0172] 如图11和12所示，在以上第五实施例中所示例的结构中，在包括存储器基元的层叠体ML2之上和之下分别设置上部选择栅极USG和下部选择栅极LSG。此外，位线BL在上部选择栅极USG上面，并且基元源极CS在下部选择栅极LSG下面。即，在位线BL和基元源极CS之间设置I状硅柱SP。

[0173] 相反地，如图18所示，在该实施例的结构中，在位线BL和源极线SL之间设置U状硅柱SP。

[0174] 图18示出根据该实施例的半导体存储器件，并且其是与用于以上第五实施例的图12对应的在YZ方向上的示意性截面图。

[0175] 在包括存储器基元的层叠体ML2上，设置用于导通/关断在位线BL和存储器基元之间的连接的第一选择晶体管ST1以及用于导通/关断在源极线SL和存储器基元之间的连接的第二选择晶体管ST2。在第一选择晶体管ST1中，跨过栅极介电膜GD，第一选择栅极SG1与硅柱SP相对。同样，在第二选择晶体管ST2中，跨过栅极介电膜GD，第二选择栅极SG2与硅柱SP相对。

[0176] 在这些选择晶体管ST1、ST2上设置位线BL和源极线SL。以不同高度设置位线BL和源极线SL。在图18中所示的实例中，将位线BL设置地更高。通过导电层81连接层叠体ML2的硅柱SP的下端部。通过介电膜82使得导电层81与其他导电部分绝缘。

[0177] 参照实施例描述了本发明。然而，本发明不限于这些实施例，而是可在本发明的精神内进行各种修改。例如，本领域技术人员可通过对部件的增加、删除和设计改变，或对处理的增加、省略和条件改变来适当地修改以上实施例，并且这些修改同样包含在本发明的范围内，只要它们落入本发明的精神内。具体地，电荷层的材料不限于氮化硅和含有硅的金属氧化物。此外，隧道层和阻止层的材料不限于氧化硅。并且，导体和硅层的形状不限于圆柱形，而是可以示例性地为棱柱形。此外，本发明不限于在通孔中完整地掩埋半导体层，而半导体层可具有例如圆柱形的形状。即，半导体层可以以管状仅形成在与第二介电膜77接触的部分上，并且可在半导体层内掩埋电介质。

[0178] 工业适用性

[0179] 本发明可实现高度可靠的半导体存储器件及其制造方法。

标题	发布/更新时间	阅读量
磁存储器-专利编号CN110890117A	2020-05-11	786
存储器装置-专利编号CN106531219B	2020-05-13	664
存储器设备-专利编号CN107833590A	2020-05-13	981
存储器件-专利编号CN104239265A	2020-05-12	234
磁存储器-专利编号CN110895951A	2020-05-11	977
存储器-专利编号CN1627437A	2020-05-11	87
存储器-专利编号CN1204506C	2020-05-11	432
磁存储器和存储器系统-专利编号CN108091358A	2020-05-12	862
存储器-专利编号CN1403928A	2020-05-12	891
存储器装置-专利编号CN109542334A	2020-05-13	96

半导体存储器件及其制造方法

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