近来，半导体存储器的容量日益增大，且器件中的布线长度也日 益增大。结果，半导体存储器的读/写速度趋向于减慢。分层I/O系统 是一种用于提高读/写速度的技术。
根据该分层I/O系统，次级放大器被设置在连接于主放大器和读 出放大器之间的I/O线上，以便补偿I/O线的电势从而阻止读/写速度 的减小。
另一方面，根据常规的半导体存储器，存在另一类问题。基于存 储器中布线的小型化，来自具有低阈值的MOS晶体管的漏电流变大。 基于半导体存储器容量的日益增加，元件的数量增加，结果，半导体 存储器的备用电流增加。特别地，具有分层I/O系统的半导体存储器 包括导致漏电流和备用电流的次级放大器。
近些年来，对于DRAM，更加需要增加容量，提高处理速度并减 小使用电压。而且，DRAM已经应用于各种新的领域，例如移动器件 领域。特别是，强烈需要减小DRAM的功率损耗。
根据有效抑制备用电流的技术，且因此可以应付上述需要，应用 衬底偏压效应。根据该技术，将衬底设置在更负的电势，以便于可以 减小漏电流(次级阈值电流)。然而，当降低衬底电势时，晶体管的 阈值电压增加，以至于晶体管的操作速度减小。因此，该技术不适合 于其中需要高速度操作的情形。
根据用于减小备用电流的另一种技术，使用次级阈值电流减小电 路(SCRC)。当晶体管处于关闭状态时，SCRC控制晶体管的源电势， 以便于可以降低晶体管栅极与源极之间的偏压电势，且因此减小次级 阈值电流。
常规地，已经提出各种类型的电路作为用于减小次级电流的SCRC 的目标，已经提出各种类型的信号用于控制SCRC，并提出向SCRC 输入控制信号的定时。
例如，根据日本未审专利公开(JP-A)No.2000-30443(下文中 称之为引证参考1)中描述的技术，虽然当电路处于备用状态时，SCRC 应用于其操作在相对较早的时间开始的电路，但是当将备用状态切换 至起动态时，SCRC不应用于其操作在相对较早的时间开始的电路。 响应于备用命令，进行起动与失效之间的切换。根据该技术，SCRC 不适合于其操作在相对较早的时间开始的电路，例如，备用状态的次 级放大器。
此外，根据在日本未审专利公开(JP-A)No.2000-113670(下文 中称之为引证参考2)中描述的技术，当将X译码器从备用状态切换 到起动状态时，SCRC应用于X译码器。在引证参考2的0012段落 中，描述了“在行系统操作起动之前起动分等级的电源控制信号 SCRC”。然而，在引证参考2中未描述在行系统操作之前什么信号起 动信号SCRC。

根据前述观点，本发明的目的是提供诸如DRAM等的具有包含 次级放大器的分层I/O系统的半导体存储器，其中可以通过设计一种 控制次级阈值电流减小电路(SCRC)的方法作为用于减小备用电流 的测量，来减小次级放大器中的漏电流。
本发明的另一目的是提供包括金属掩模的半导体存储器，该金属 掩模用于根据半导体存储器的类型，例如，DDR1或DDR2，来选择 用于减小来自次级放大器的漏电流的电路。
本发明还有一个目的是提供一种可以通过利用起动命令和写命令 控制SCRC、选择SCRC中的电路、选择衬底偏压等相结合来减小漏 电流的半导体存储器。
根据本发明的一个方案，在具有DDR-2规格并利用包含次级放 大器的分层I/O系统的DRAM等中，利用命令可控的次级阈值电流减 小电路(SCRC)连接于构成次级放大器中的写缓冲器的NMOS晶体 管的源极，以便于控制源电势。写缓冲器用于以高速度将局部I/O线 (LIO)的电势减小至低电平。
图3示出根据本发明的DRAM中的SCRC和次级放大器的结构。 DRAM在存储体0至7的每一个上包括分层I/O系统和次级放大器。 DRAM还包括SCRC和用于控制SCRC的SCRC控制电路。
每一SCRC包括电流供给能力小于上述写缓冲器的电流供给能力 的NMOS晶体管。该NMOS晶体管的漏极终端连接于存储体上的所 有次级放大器。
SCRC控制电路产生用于根据写等待时间WL信息、动作命令 ACT、预充电命令PRE和写命令WRIT来切换SCRC开关的控制信号 NSC1。
例如，在下述实施例中，写等待时间用于提供SCRC恢复的时间 周期，且同时动作命令将SCRC关闭。由此，写缓冲器中的晶体管TN6 和TN7的源极电势被降低到地电势。这个例子适合于具有写等待时间 功能的DDR2。
下文中，将从关闭SCRC(或从将SCRC控制信号NSC1的电平 升高至高电平)到将SCRC电势NSC2降低至地电势的时间周期称之 为SCRC恢复时间。如果写等待时间足够长，则从输入写命令到起动 次级放大器的时间周期会比SCRC恢复时间足够长。如果该时间周期 比SCRC恢复时间足够长，根据本发明的一个方案，写命令将SCRC 关闭。
换句话说，本发明提供下述半导体存储器。
根据本发明的一个方案，提供一种分层I/O系统应用于其中的半 导体存储器。该半导体存储器包括：用于分层I/O系统的次级放大器； 和用于减小将输入到次级放大器的次级阈值电流的次级阈值电流减小 电路，其中，响应于用于起动半导体存储器的存储单元阵列的命令， 次级阈值电流减小电路减小次级阈值电流。
优选地，该半导体存储器件还包括：用于设置等待时间的单元； 和用于在产生相应于等待时间的时钟信号之后执行输入到半导体存储 器的命令的单元。在这种情况中，次级阈值电流减小电路响应于命令 的输入来减小次级阈值电流，并在完成减小次级阈值电流之后执行该 命令。
优选地，动作命令、预充电命令和写命令中的至少一个相应于该 命令。
优选地，该半导体存储器还包括：第一晶体管；第二晶体管，具 有与第一晶体管的电流供给能力不同的电流供给能力；和用于根据存 储单元阵列的类型选择第一晶体管和第二晶体管其中之一的金属掩 模。
此外，该半导体存储器还包括用于根据存储单元阵列的类型改变 用于次级放大器中的写缓冲器的晶体管的衬底电势的金属掩模。由 此，可以根据存储单元阵列的类型来选择使用衬底偏压效应或不使用 衬底偏压效应。
例如，存储单元阵列的类型为DDR-1和DDR-2其中之一。
在备用状态下，SCRC控制信号控制构成SCRC的NMOS晶体管 的源极电势，以便于减小栅极与源极之间的电势。由此，可以减小用 于次级放大器电路中的写缓冲器的次级阈值电流。
结果，在包含次级放大器的分层I/O系统中，可以减小断电和自 刷新中的备用电流。因此，可以实现高速度处理和减小功率损耗两方 面。

图1是示出根据本发明第一实施例的功能的方框图；
图2示出根据预充电的第一实施例的芯片布局的实例；
图3是根据本发明第一实施例的次级放大器和外围的电路图；
图4是示出在根据本发明第一实施例的次级放大器中的SCRC操 作的时序图；
图5是示出根据本发明第一实施例的当写等待时间小时执行的 SCRC操作的时序图；
图6是根据本发明第二实施例的次级放大器和外围的电路图；
图7是示出根据本发明的漏电流减小量的曲线图。

根据本发明，次级阈值电流减小电路SCRC被应用于次级放大器 的写缓冲器。常规地，SCRC不应用于次级放大器。根据本发明，SCRC 应用于次级放大器的写缓冲器，因为在次级放大器的写缓冲器中使用 的晶体管大，且次级放大器的数量大，因此，通过减小次级放大器中 的漏电流可以有效抑制整个半导体存储器中的备用电流的量。
下面描述漏电流为何流进次级放大器的原因。当没有进行选择 时，次级放大器中的互补I/O线处于预充电状态，并保持在高电平。 例如，关于图3中示出的写缓冲器，当晶体管TN6和TN7的漏极处 于高电平时，且它们的源极处于低电势时，它们的栅极处于低电平。 次级阈值电流流经具有大电流供给能力的晶体管TN6和TN7。即，漏 电流流过。
在这种状态下，使SCRC操作，以便关闭SCRC的晶体管TN8。 因此，晶体管TN6和TN7的源极NSC2与地电势隔离开。通过晶体 管TN6和TN7的次级阈值电流逐渐增加被隔离的源极电势。由此次 级阈值电流停止流动。因此，通过利用SCRC可以减小漏电流。
[第一实施例]
在该实施例中，通过写命令来控制SCRC的操作，且将SCRC应 用于次级放大器的写缓冲器。
参考图1描述根据该实施例的半导体存储器的结构的概要。具体 地，半导体存储器可以为1Gbit的DDR-2 SDRAM。半导体存储器包 括由多个存储单元构成的存储单元阵列MCA、用于在存储单元阵列 MCA中指定地址的地址缓冲器(行地址缓冲器和列地址缓冲器)、行 译码器RDE、列译码器CDE、行驱动器RDR、列驱动器CDR、用于 执行数据读写的读出放大器SA、主放大器MA、输出缓冲器DOB、 向其输入各种控制信号的输入缓冲器DIB、用于产生内部控制信号的 主控制电路、诸如内部电压产生电路VG的公知单元等。通过公知的 半导体制造技术将这些构件形成在半导体芯片上。值得注意的是，将 存储地址BA从地址缓冲器输入到SCRC控制电路。根据本发明，通 过命令和存储体地址来控制被选择的存储体的SCRC。此外，打开未 被选择的存储体的SCRC，且由此抑制漏电流。
将地址信号Ai从外部输入到DRAM。由此，通过行地址缓冲器 RAB和列地址缓冲器CAB产生行地址信号和列地址信号。分别在行 译码器RDE、行驱动器RDR、列译码器CDE和列驱动器CDR中处 理这些信号。由此，从存储单元阵列MCA中选择想要的存储单元。
在读操作中，经由读出放大器SA、分层I/O线LIO和MIO、次 级放大器和主放大器MA将数据给予读/写总线RWBS。最后，从输出 缓冲器DOB将输出数据Dout输出。在写操作中，通过输入缓冲器DIB 将输入数据Din输入。
分层I/O结构包括局部I/O总线LIO、主I/O总线MIO和次级放 大器。将次级放大器布置在将多个读出放大器和该放大器彼此连接的 I/O线的中点。由此，附带地放大了I/O线之间的电势差，以至于可以 防止由于增加I/O线的长度而发生的读/写速度的下降。在图2示出的 芯片布局的实例中，将次级放大器提供在存储体的中央。局部I/O总 线LIO和主总线MIO使用设置在存储单元阵列上的铝布线。
此外，将行地址选通信号/RAS、列地址选通信号/CAS、写使能 信号/WE等作为DRAM的控制信号从外部经由各缓冲器输入。根据 上述控制信号产生内部控制信号。由内部控制信号控制内部电路的操 作。对于内部电源系统，从外部输入外部电源电压VDD和地电势VSS。 诸如衬底电势、升压电源电势、降压电源电势等的各种内部电压电平 在内部电压产生电路VG中产生，并分别被供给到诸如存储单元真理 MCA、外围电路等的内部电路。
特别是，除根据DDR-2的规格形成的写等待时间机制之外，还 采用包含用于附带放大I/O线之间的电势差的次级放大器的分层I/O 系统。设计出用于控制次级放大器中的写缓冲器的源极电势的方式。
参考图3将详细描述该实施例的半导体存储器。下文中，根据次 级放大器的功能，描述被划分成下述五个区域的次级放大器。具体地， 五个区域为读放大器部分、写缓冲器部分、选择LIO预充电部分、LIO 开关部分和非选择LIO预充电部分。
当读数据时，读放大器部分放大互补I/O线LIOT和LIOB上的 信号并将被放大的信号传送到互补主I/O线MIOT和MIOB。读放大 器部分包括一对NMOS晶体管TN1和TN2以及π型NMOS放大器 TN3、TN4和TN5，它们连接于互补主I/O线MIOT和MIOB。晶体 管TN1和TN2的栅极连接于次级放大电路中的互补局部I/O线LIOT 和LIOB。另一方面，晶体管TN3、TN4和TN5的栅极连接于用于读 放大器起动信号DIORESAT的线。
当在存储单元中写数据时，写缓冲器部分将数据从互补主I/O线 传送到互补局部I/O线。写缓冲器部分包括一对连接于互补主I/O线 和用于写缓冲器起动信号DIOWEB的NOR电路NOR1和NOR2、一 对倒相电路INV1和INV2、以及其栅极分别连接于电路NOR1和NOR2 的输出节点和电路INV1和INV2的输出节点的一对NMOS晶体管TN6 和TN7与一对PMOS晶体管TP1和TP2。NMOS晶体管TN6和TN7 与PMOS晶体管TP1和TP2的漏极连接于次级放大器电路中的互补I/O 线LIOT和LIOB。
NMOS晶体管TN6和TN7的源极连接于相同存储体的共同节点， 即SCRC电势NSC2，并连接于构成设置在每一存储体中的SCRC的 NMOS晶体管TN8的漏极。PMOS晶体管的源极连接于电源电势 VDD。
选择LIO预充电部分预充电互补局部I/O线的每一个。选择LIO 预充电部分包括一对PMOS晶体管TP3和TP4和一对PMOS晶体管 TP5和TP6。其栅极连接于用于局部I/O(LIO)补偿信号DLIOEQB 的线。PMOS晶体管TP3和TP4的漏极连接于同一次级放大器电路中 的互补局部I/O线LIOT和LIOB。源极连接于电源电势VDD。另一 方面，PMOS晶体管TP5和TP6的源极和漏极分别连接于设置在次级 放大器外部的互补局部I/O线LIOUT、LIOUB、LIOLT和LIOLB。
LIO开关部分选择一对互补局部I/O线LIOUT和LIOUB和一对 互补局部I/O线LIOLT和LIOLB中的一对，并将被选择的线分别连 接于互补局部I/O线LIOY和LIOB。LIO开关部分包括两对NMOS 晶体管，即TNK1、TNK2、TNK3和TNK4。栅极连接于用于位线补 偿信号ABLEQLT和ABLEQUT的线。TNK1的源极连接于互补局部I/O 线LIOT，漏极连接于互补局部I/O线LIOUT。TNK2的源极连接于互 补局部I/O线LIOB，漏极连接于互补局部I/O线LIOUB。TNK3的源 极连接于互补局部I/O线LIOT，漏极连接于互补局部I/O线LIOLT。 TNK4的源极连接于互补局部I/O线LIOB，漏极连接于互补局部I/O 线LIOLB。
非选择LIO预充电部分预充电未被LIO开关部分选择的互补局 部I/O线。未选择LIO预充电部分包括两个电路，每一个包括三个 NMOS晶体管，即，一个电路包括TNK5、TNK6和TNK7，另一个 电路包括TNK8、TNK9和TNK10。TNK5和TNK6的栅极连接于位 线补偿信号线ABLEQUT，源极连接于互补局部I/O线LIOUT和 LIOUB，漏极连接于内部产生电源电势VBLR。TNK7的栅极连接于 位线补偿信号线ABLEQUT，源极和漏极连接于互补局部I/O线LIOUT 和LIOUB。相似地，TNK8和TNK9的栅极连接于位线补偿信号线 ABLEQLT，源极连接于互补局部I/O线LIOLT和LIOLB，漏极连接 于内部产生电源电势VBLR。TNK10的栅极连接于位线补偿信号线 ABLEQLT，源极和漏极连接于互补局部I/O线LIOLT和LIOLB。
对于SCRC控制电路，输入信号为写等待时间WL、动作命令ACT/ 预充电命令PRE/写命令WRIT、控制信号SC3和存储体地址BA。SCRC 控制电路输出SCRC控制信号NSC1，该信号使SCRC开关。信号NSC1 被供给到NMOS晶体管TN8的栅极。由EMRC确定写等待时间。根 据等待时间，将通过写命令来控制SCRC转换成通过ACT/PRE命令 来控制SCRC，反之亦然。通过存储体地址信号来选择存储体。在被 选择的存储体中，通过上述命令来控制SCRC的开/关。另一方面，在 未被选择的存储体中，SCRC打开。不描述SCRC控制电路的详细结 构。
下文中，参考图4描述当通过写命令控制SCRC时的SCRC的操 作。
对于具有DDR-2规格的DRAM，为了有效利用命令总线，根据 标明(posted)的CAS功能，通过由AL(附加等待时间)确定的时 间可以尽早接受写命令WRIT和读命令READ。写等待时间WL、读 等待时间RL、附加等待时间AL和CAS等待时间CL之间的关系被 限定为WL＝RL-1＝AL+CL-1。
图4是在写等待时间WL＝5的情况下获得的时序图，其示出在其 中存储体0中的SCRC由写命令控制的利用写等待时间的操作。通过 模式寄存器设置(MRS)和扩展模式寄存器设置(EMRS)预先将写 等待时间WL指定为WL＝5。
在该状态下，当输入动作命令AC和地址时，位线补偿信号 ABLEQUT的电平降低(箭头A1)。
相应于此，晶体管TNk3和TNK4关闭，而TNK1和TNK2继续 打开。局部I/O线LIOT和LIOB与局部I/O线LIOLT和LIOLB断开， 并与局部I/O线LIOUT和LIOUB连接。结果，LIO开关部分选择局 部I/O线LIOUT和LIOUB，并将它们分别连接于LIOT和LIOB。
由内部产生电源电势VBLR经由晶体管TNK8和TNK9对未被 LIO开关部分选择的局部I/O线LIOLT和LIOLB预充电。
当LIO补偿信号DLIOEQB的电平变低时，由外部电源电势VDD 对被LIO开关部分选择的局部I/O线LIOUT和LIOUB预充电(箭头 A2和A3)。
随后，当输入由标明的CAS供给的写命令WRIT时，将内部控 制信号WL、ACT和WRIT与内部时钟计时同步地供给到图3中示出 的SCRC控制电路。根据这些控制信号，SCR控制信号NSC1的电平 变高(箭头4)，SCRC关闭，SCRC的晶体管TN8打开，写缓冲器部 分的晶体管TN6和TN7的源极电势等于地电势。从输入写命令的时 间到SCRC减小每一次级放大器中的写缓冲器的源极电势以便输出节 点达到地电势的时间的持续时间由返回持续时间t1表示。由此，在将 写命令WRIT供给到SCRC控制电路之后的持续时间t1，完成SCRC 的返回。
在相应于写等待时间WL的时钟数量过去之后，脉冲写开始，数 据选通信号DQS锁存输入数据DQ。随后，写缓冲器起动信号DIOWEB 的电平变低，LIO补偿信号DLOEQB的电平变高，写缓冲器部分起动。
根据本发明，特有地，将标明的CAS功能用于具有DDR-2规格 的DRAM中的SCRC控制。从输入写命令的时间到起动次级放大器 的时间的持续时间由t2表示。可以确保持续时间t2比持续时间t1足 够长。
然后，输入数据DQ经由主放大器MA被供给到互补主I/O线 MIOT/MIOB，并到达次级放大器。次级放大器中的写缓冲器根据数据 的电平是高还是低来减小互补I/O线LIOT/LIOB和LIOUT/LIOUB的 电势。由此，将写数据传输到读出放大器SA。
当完成写操作时，写缓冲器起动信号DIOWEB的电平变高，LIO 补偿信号DLOEQB的电平变低，次级放大器进入备用状态。然后， 当SCRC控制电路的输出节点变低(箭头A6)，SCRC打开。由此， 晶体管TN8关闭，而源极节点NSC2与地电势断开。由此，在备用时 间内可以减小次级阈值电流。在这种情况下，在完成写操作之后的定 时内，通过将SCRC复位信号NSC3(箭头A5)等输入到SCRC控制 电路，可以打开SCRC，该信号由内部时钟计数器根据写命令产生。
如上所述，在大的写等待时间WL的情况下，SCRC由写命令来 控制。另一方面，在小的写等待时间WL的情况下，SCRC由动作命 令ACT和预充电命令PRE来控制。这一点将在下面进行描述。
参考图5中示出的时序图，通过模式寄存器设置MRS和扩展模 式寄存器设置EMRS预先将写等待时间设置为WL＝2。
在这种状态下，当输入动作命令ACT和地址信号时，位线补偿 信号ABLEQUT的电平变低(箭头A11)。
相应于此，晶体管TNK3和TNK4关闭，而TNK1和TNK2继续 打开。局部I/O线LIOT和LIOB与局部I/O线LIOLT和LIOLB断开， 而连接于局部I/O线LIOUT和LIOUB。结果，LIO开关部分选择局 部I/O线LIOUT和LIOUB，并将它们分别连接于LIOT和LIOB。
由内部产生电源电势VBLR经由晶体管TNK8和TNK9对未被 LIO开关部分选择的局部I/O线LIOLT和LIOLB预充电。
当LIO补偿信号DLIOEQB的电平变低时，由外部电源电势VDD 对被LIO开关部分选择的局部I/O线LIOUT和LIOUB预充电(箭头 A12和A13)。
图5的上述操作与图4的相同。然而，在图4的操作中，SCRC 控制信号NSC1的电平相应于写命令WRIT变高，而在图5的操作中， 信号NSC1的电平相应于动作命令ACT变高。特别是，当输入动作命 令ACT时，将内部控制信号WL、ACT和WRIT与内部时钟计时同 步地供给到图3中示出的SCRC控制电路。SCRC控制信号NSC1的 电平根据这些控制信号变高(箭头14)。
根据SCRC控制信号NCC1的变化，关闭SCRC。即，SCRC的 晶体管TN8打开，而写缓冲器部分的晶体管TN6和TN7的源极电势 变得等于地电势。从输入写命令的时间到SCRC将写缓冲器部分的源 极电势减小以便输出节点NSC2的电平足够低的时间的持续时间由返 回持续时间t1表示。由此，在输入写命令WRIT之后的持续时间t1 完成SCRC的返回。
将写等待时间WL设置成WL＝2。由此，在输入写命令WRIT之 后的两个时钟开始脉冲写。由数据选通信号DPQ锁存输入数据DQ。 随后，写缓冲起动信号DIOWEB的电平变低，LIO补偿信号DLOEQB 的电平变高，写缓冲器部分进入起动状态。从输入动作命令ACT的 时间到写缓冲器部分进入起动状态的时间的所需的持续时间由t2表 示。需要输出节点NSC2在持续时间t2过去之前完全返回到地电势。
参考图5中示出的操作，相比较图4中示出的操作，图5中的写 等待时间WL短于图4中的写等待时间。然而，在写命令WRIT之前 将动作命令ACT施应用于SCRC控制，以便于可以确保相对于SCRC 的返回持续时间t1的足够长的持续时间t2。
随后，输入数据DQ经由主放大器MA被供给到互补I/O线 MIOT/MIOB，并到达次级放大器。这里，次级放大器中的写缓冲器根 据数据的电平是高还是低来减小互补局部I/O线LIOT/LIOB的电势， 并将写输出传输到读出放大器SA。
在完成写操作之后，输入预充电命令PRE。SCRC控制电路响应 于预充电命令PRE使SCRC控制信号NSC1的电平变低(箭头15) 并打开SCRC。即，晶体管TN8进入关闭状态，将作为写缓冲器部分 中的晶体管TN6和TN7的源极节点的NSC2与地电势断开。
响应于预充电命令PRE，位线补偿信号ABLEQUT的电平变高(箭 头16)。响应于预充电命令PRE的电平变高，晶体管TNK3和TNK4 打开。当LIO补偿信号DLIOEQB的电平变高(箭头17)时，由内部 产生电源电势VBLR(箭头18)来对局部I/O线LIOT/LIOB预充电。
因此，当次级放大器处于备用状态时，打开SCRC，并抑制来自 写缓冲器的次级阈值电流。当次级放大器处于起动状态时，关闭 SCRC，并将写缓冲器电势减小到地电势VSS。由此，起动次级放大 器。
如上所述，根据本发明，通过与内部时钟计时同步的命令控制来 执行SCRC的开关，且由此，可以实现备用电流的减小。
此外，对于根据本发明的SCRC控制，当写等待时间WL大时， 由写命令来控制SCRC。另一方面，当写等待时间WL小时，由预充 电命令PRE控制SCRC。即，根据输入到SCRC控制电路的写等待时 间的数值来转换用于SCRC的控制信号。因此，控制了SCRC。
如上所述，将包括SCRC的返回持续时间的持续时间作为等待时 间，且由此，可以通过动作命令和写命令来执行SCRC控制。因此， 还可以减小起动备用中的次级放大器的漏电流。因该注意的是，根据 公知技术，仅在自刷新时由CKE信号控制的SCRC，不可以减小起动 备用中产生的次级放大器的漏电流。
[第二实施例]
参考图6将描述本发明的第二实施例。其基础构造与第一实施例 的相同。在DDR-2/DDR-2组合安装的DRAM中，还将SCRC结构设 计成适合DDR-1规格。
根据DDR-1规格，将写等待时间WL固定在WL＝1。由此，与 第一实施例相比较，通过将写等待时间设置为与第一实施例一样长的 持续时间，不能确保将写缓冲器部分中的晶体管TN6和TN7的源电 势返回到地电势所要求的持续时间。因此，需要提前将源电势返回到 地电势。
因此，根据该实施例，在处理具有DDR-1规格的DRAM的情况 下，可以使用与用于处理具有DDR-2规格的DRAM的晶体管相比较 具有较大电流供给能力、特别是具有较大栅极宽度的晶体管来执行 SCRC的操作。
另一方面，根据DDR-1规格的基础时钟频率低于根据DDR-2规 格的基础时钟频率。在用SCRC结构仅处理DDR-1规格的情况下， 相比较于用SCRC结构仅处理DDR-2规格的情况，用于TN6和TN7 的电流供给能力相对较小。
因此，在用SCRC结构处理具有DDR-1规格的DRAM的情况下， 将晶体管TN6和TN7的衬底偏压电势设置为比较负，以便将阈值电 压设置得高。
特别地，根据第二实施例，SCRC设置有DDR-1/DDR-2转换开 关和衬底偏压转换开关。
设置有DDR-1/DDR-2转换开关的SCRC包括两个具有不同电流 供给能力的晶体管，即MOS晶体管TN8和TN9，以及金属掩模SW1 和SW2。DDR-2和DDR-1规格的情形可以转换。
在DDR-1规格的情形下，利用两个金属掩模SW1和SW2来选 择晶体管TN9。在DDR-2规格的情形下，利用两个金属掩模SW1和 SW2来选择晶体管TN8。
晶体管TN8和TN9的栅极宽度由W1和W2来表示，它们具有 W1＜W2的关系。例如，将栅极宽度W2设置为栅极宽度W1的两倍。 在DDR-2规格的情形下，连接晶体管TN8。在DDR-1规格的情形下， 连接晶体管TN9。在次级放大器中的写缓冲器部分中，NMOS晶体管 TN6和TN7的源极端连接于节点NSC2。
即，具有较大尺寸的晶体管用于DDR-1规格。使用较大尺寸的 晶体管的情况，相比较于使用小尺寸的晶体管的情况，容易将晶体管 TN6和TN7的源极电势降低到地电势。由此可以减小返回持续时间。
然而，当构成SCRC的晶体管的栅极宽度增加时，写缓冲器部分 的晶体管TN6和TN7中的漏电流变大。为了抵消漏电流的增加量并 且进一步减小漏电流，借助于衬底偏压转换开关和金属掩模以如下方 式转换晶体管TN6和TN7的衬底电势：在DDR-2规格的情况下，该 电势变为VBB2，而在DDR-1规格的情况下，该电势变为VBB1。电 势VBB1和VBB2具有由VBB2＞VBB1表示的关系。例如，将电势VBB2 和VBB1设置为0.0V和-0.5V。
当降低晶体管TN6和TN7的衬底偏压时，漏电流会由于衬底偏 压效应而减小，但晶体管TN6和TN7的操作速度降低。然而，速度 的降低不是问题，因为相比较于DDR-2规格，DDR-1规格不需要太 高的速度。
下面将对DDR-1规格情况下晶体管的漏极电流与栅-源极电压 Vgs的关系进行定性分析。通过利用具有DDR-1/DDR-2规格转换开 关的SCRC的金属掩模SW1和SW2的转换来选择晶体管TN9。由此 可以获得通过晶体管TN9的SCRC效应(箭头B1)。此外，借助于衬 底偏压转换开关SW3将地电势设置为电势VBB1。由此，由于衬底偏 压效应而获得漏电流减小效应(箭头B2)。总体上，获得由箭头B1 和B2示出的由纵向上的分量的总和(箭头B3)表示的漏电流减小效 应。
在其中使用具有DDR-2的DDR-2规格的DRAM作为存储单元 阵列的情况中，借助于具有DDR-1/DDR-2规格转换开关的SCRC的 金属掩模SW1和SW2来选择晶体管TN6，且还借助于衬底偏压转换 开关SW3来选择电势VBB2。在这种情况下执行的操作与在第一实施 例中的相同，此处不再重复说明。
如上所述，根据该实施例，对于DDR-1和DDR-2规格的两种情 况，可以通过利用金属掩模执行的简单转换来减小漏电流。
例如，在DDR-1/DDR-2组合安装的DRAM中通过动作命令ACT 和预充电命令PRE来控制SCRC。由此，备用电流即断电时的备用电 流IDD2P、非断电时的备用电流IDD2N、以及自刷新电流IDD6都可 以减小。此外，通过衬底偏压效应，可以减小断电时的启动备用电流 IDD3P和非断电时的启动备用电流IDD3N。
表1总结了根据本发明控制SCRC的方法的实例。估计在所有的 次级放大器中，可以将写缓冲器部分中的晶体管TN6和TN7的漏电 流减小5.5(nA/um)×16000(um)×8(存储体)＝0.70mA。
参考图7将简单描述根据本发明和其实施例获得的优点。在表1 中，IDD2P表示断电时的备用电流，IDD2N表示非断电时的备用电流， IDD3P表示断电时的起动备用电流，IDD3N表示非断电时的起动备用 电流，IDD6表示自刷新电流。     WL   SCRC   切换开   关打开   SCRC   切换开   关关闭     SCEC     晶体管     尺寸     比率   次级放   大器衬   底偏压   电势     IDD2P     IDD2N     IDD3P     IDD3N     IDD6     6mA     25mA     30mA     58mA     3mA     -0.7mA     -0.7mA     -0.7mA     -0.7mA     -0.7mA  DDR-1     1   ACT   PRE     2   -0.5V     ○     ○     △     △     ○  DDR-2     2   ACT   PRE     1   0V     ○     ○     ×     ×     ○     3   ACT   PRE     1   0V     ○     ○     ×     ×     ○     4   写命   令输   入   写操   作完   成     1   0V     ○     ○     ○     ○     ○     5     1   0V     ○     ○     ○     ○     ○     6     1   0V     ○     ○     ○     ○     ○ SPEC SCRC 效应
                       表1
(1)在DDR-2规格的情况下(写等待时间＝4至6)，写等待时 间WL大。因此，从写命令输入到次级放大器起动之间的持续时间大 于SCRC的返回持续时间。因此，可以通过写命令设置SCRC。另一 方面，在完成写操作之后利用在内部时钟计数器中产生的写命令和 SCRC复位信号NSC3执行SCRC复位。由此，可以减小备用电流 IDD2P、IDD2N、IDD6和备用电流IDD3P和IDD3N。(第一实施例)
(2)在DDR-2规格的情况下(写等待时间WL＝2至3)，从ACT 命令输入到次级放大器起动之间的持续时间大于SCRC的返回持续时 间。因此，可以通过ACT命令设置SCRC。另一方面，通过PRE命 令与内部时钟计时同步地执行SCRC复位。因此可以减小备用电流 IDD2P、IDD2N和IDD6。(第一实施例)
(3)在DDR-1规格的情况下，从ACT命令输入到次级放大器 起动之间的持续时间短。因此，通过利用金属掩模的转换来使用具有 短返回持续时间和大常数的SCRC。同时，减小次级放大器的衬底电 势，以便利用衬底偏压效应。因此，在DDR-1规格的情况下，可以减 小漏电流。
例如，在DDR-1/DDR-2规格的组合安装的DRAM中，将SCRC 晶体管的尺寸增加两倍，通过金属掩模的转换将次级放大器衬底电势 VBB设置在-0.5V。然后，通过ACT命令和预充电命令PRE来控制 SCRC。在这种情况下，可以减小备用电流IDD2P、IDD2N和IDD6。 此外，由于衬底偏压效应，可以实现减小备用电流IDD3P和IDD3N。
(第二实施例)
上面参考实施例已经描述了本发明。本发明不限于实施例。不必 说，即使没有本领域的普通技术知识也可以对本发明作出修改和改 进。