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数据处理系统

阅读:1065发布:2020-06-20

IPRDB可以提供数据处理系统专利检索,专利查询,专利分析的服务。并且本发明提供一种数据处理系统,其包括:存储系统,其适用于通过第一分类操作和第二分类操作将具有树形结构的多个索引数据分类为多个组并将组保存在不同的储存区域中,其中,每个索引数据包括指示其树层次的信息,第一分类操作包括基于索引数据各自的树层次信息对索引数据进行分类,第二分类操作包括基于对各自的索引数据的访问数量对索引数据进行分类;以及主机,其适用于将多个索引数据管理成树形结构。,下面是数据处理系统专利的具体信息内容。

1.一种数据处理系统,其包括:

存储系统,其适用于通过第一分类操作和第二分类操作将具有树形结构的多个索引数据分类为多个组并将所述组保存在不同的储存区域中,其中,每个索引数据包括指示其树层次的信息,所述第一分类操作包括基于所述索引数据各自的树层次信息对所述索引数据进行分类,所述第二分类操作包括基于对所述索引数据各自的访问数量对所述索引数据进行分类;以及主机,其适用于将多个索引数据管理成所述树形结构。

2.根据权利要求1所述的数据处理系统,其中,所述第一分类操作包括:检查包含在所述各自索引数据中的所述树信息,以及将所述多个索引数据分类为包括具有最深树层次的索引数据的叶组、包括通过父子关系连接至包括在所述叶组中的索引数据的索引数据的父组,和包括除包括在所述叶组和所述父组中的索引数据外的所有剩余索引数据的其余组。

3.根据权利要求2所述的数据处理系统,其中,所述第二分类操作包括:检查对所述各自索引数据的访问数量,以及

将所述索引数据分类为通过对被访问大于预设数量的数量的数据进行分组而形成的软组和通过对被访问小于所述预设数量的数量的数据进行分组而形成的硬组。

4.根据权利要求3所述的数据处理系统,其中,用于所述多个索引数据中的新数据的第二分类操作包括当邻近所述新数据的数据中的任何一个包括在所述软组中时将所述新数据分类为所述软组,而不管对所述新数据的访问数量。

5.根据权利要求4所述的数据处理系统,其中,邻近数据包括下列数据中的一个:具有在所述新数据的值的预设范围内的值的所述叶组的数据,通过所述父子关系被连接至所述新数据的所述父组的数据,以及通过所述父子关系被连接至所述父组的数据的所述叶组的数据,所述父组的数据通过所述父子关系被连接至所述新数据。

6.根据权利要求5所述的数据处理系统,其中,所述存储系统包括:第一非易失性存储装置;

第二非易失性存储装置;以及

控制器,其适用于:

通过所述第一分类操作和所述第二分类操作对所述索引数据进行分类,将包括在所述软组中的数据保存在所述第二非易失性存储装置中,以及将包括在所述硬组中的数据保存在所述第一非易失性存储装置中。

7.根据权利要求5所述的数据处理系统,其中,所述存储系统包括:非易失性存储装置,其包括第一区域和第二区域;

易失性存储装置;以及

控制器,其适用于:

通过所述第一分类操作和所述第二分类操作对所述索引数据进行分类,将包括在所述叶组和所述软组两者中的数据保存在所述易失性存储装置中,将包括在所述父组和所述软组两者中的数据保存在所述非易失性存储装置的所述第一区域中,以及将包括在所述硬组中的数据保存在所述非易失性存储装置的所述第二区域中。

8.根据权利要求5所述的数据处理系统,其中,所述第二分类操作包括将被分类为所述硬组的数据的部分分类为额外软组,所述数据的所述部分被访问大于预定数量的数量同时具有包括在所述软组中的所述数据的预设范围内的值,所述预定数量小于所述预设数量。

9.根据权利要求8所述的数据处理系统,其中,所述存储系统包括:非易失性存储装置,其包括第一区域和第二区域;

易失性存储装置;以及

控制器,其适用于:

通过所述第一分类操作和所述第二分类操作对所述索引数据进行分类,将包括在所述软组中的数据保存在所述易失性存储装置中,将包括在所述额外软组中的数据保存在所述非易失性存储装置的所述第一区域中,以及将包括在所述硬组中的数据保存在所述非易失性存储装置的所述第二区域中。

10.根据权利要求5所述的数据处理系统,其中,所述存储系统包括:非易失性存储装置,其包括热块和冷块;以及

控制器,其适用于:

通过所述第一分类操作和所述第二分类操作对所述索引数据进行分类,将包括在所述软组中的数据保存在所述非易失性存储装置的所述热块中,以及将包括在所述硬组中的数据保存在所述非易失性存储装置的所述冷块中。

11.一种数据处理系统,其包括:

主机,其适用于以树形结构管理多个索引数据,以及通过基于各自索引数据的树层次对所述多个索引数据进行分类的第一分类操作和基于对所述各自索引数据的访问数量对所述多个索引数据进行分类的第二分类操作将所述多个索引数据分类为多个组,所述多个索引数据每个都包含指示关于所述索引数据所属组的信息的组信息;以及存储系统,其适用于根据所述各自索引数据的组信息将由主机应用的所述多个索引数据分类为多个组,以及将所述组分离并保存在不同储存区域中。

12.根据权利要求11所述的数据处理系统,其中,所述第一分类操作包括将所述多个索引数据分类为通过对具有最深树层次的数据进行分组而形成的叶组、通过对通过父子关系连接至包括在所述叶组中的数据的数据进行分组而形成的父组,和通过对除包括在所述叶组和所述父组中的数据外的其余数据进行分组而形成的其余组。

13.根据权利要求12所述的数据处理系统,其中,所述第二分类操作包括:检查对所述各自索引数据的访问数量,以及

将所述索引数据分类为通过对被访问大于预设数量的数量的数据进行分组而形成的软组和通过对被访问小于所述预设数量的数量的数据进行分组而形成的硬组。

14.根据权利要求13所述的数据处理系统,其中,用于所述多个索引数据中的新数据的第二分类操作包括当邻近所述新数据的数据中的任何一个包括在所述软组中时将所述新数据分类为所述软组,而不管对所述新数据的访问数量。

15.根据权利要求14所述的数据处理系统,其中,邻近数据包括下列数据中的一个:具有在所述新数据的值的预设范围内的值的所述叶组的数据,通过所述父子关系被连接至所述新数据的所述父组的数据,以及通过所述父子关系被连接至所述父组的数据的所述叶组的数据,所述父组的数据通过所述父子关系被连接至所述新数据。

16.根据权利要求15所述的数据处理系统,其中,所述存储系统包括:第一非易失性存储装置;

第二非易失性存储装置;以及

控制器,其适用于:

根据包含在所述各自索引数据中的组信息,

将包括在所述软组中的数据保存在所述第二非易失性存储装置中,以及将包括在所述硬组中的数据保存在所述第一非易失性存储装置中。

17.根据权利要求15所述的数据处理系统,其中,所述存储系统包括:非易失性存储装置,其包括第一区域和第二区域;

易失性存储装置;以及

控制器,其适用于:

根据包含在所述各自索引数据中的组信息,

将包括在所述叶组和所述软组两者中的数据保存在所述易失性存储装置中,将包括在所述父组和所述软组两者中的数据保存在所述非易失性存储装置的所述第一区域中,以及将包括在所述硬组中的数据保存在所述非易失性存储装置的所述第二区域中。

18.根据权利要求15所述的数据处理系统,其中,所述第二分类操作包括将被分类为所述硬组的数据的部分分类为额外软组,所述数据的所述部分被访问大于预定数量的数量同时具有包括在所述软组中的所述数据的预设范围内的值,所述预定数量小于所述预设数量。

19.根据权利要求18所述的数据处理系统,其中,所述存储系统包括:非易失性存储装置,其包括第一区域和第二区域;

易失性存储装置;以及

控制器,其适用于:

根据包含在所述各自索引数据中的组信息,

将包括在所述软组中的数据保存在所述易失性存储装置中,将包括在所述额外软组中的数据保存在所述非易失性存储装置的所述第一区域中,以及将包括在所述硬组中的数据保存在所述非易失性存储装置的所述第二区域中。

20.根据权利要求15所述的数据处理系统,其中,所述存储系统包括:非易失性存储装置,其包括热块和冷块;以及

控制器,其适用于:

根据包含在所述各自索引数据中的组信息,

将包括在所述软组中的数据保存在所述非易失性存储装置的所述热块中,以及将包括在所述硬组中的数据保存在所述非易失性存储装置的所述冷块中。

说明书全文

数据处理系统

[0001] 相关申请的交叉引用
[0002] 本申请要求2015年9月1日向韩国知识产权局提交的申请号为10-2015-0123443的韩国专利申请的优先权,其全部公开通过引用并入本文。

技术领域

[0003] 本发明总体涉及数据处理系统且更特别地涉及一种用于更有效地管理多个索引数据的数据处理系统。

背景技术

[0004] 计算机环境范式已经转变为可随时随地使用的普适计算系统。由于该事实,诸如移动电话、数码相机和笔记本电脑的便携式电子装置的使用已经迅速增加。便携式电子装置通常采用具有用作主数据或辅数据储存装置的一个或多个半导体存储装置的存储系统。
[0005] 由于半导体存储装置不具有移动部件,它们通常提供优良的稳定性、耐用性、高的信息存取速度和低功耗。半导体存储装置的已知示例包括通用串行总线(USB)存储装置、具有各种接口的存储卡和固态驱动器(SSD)。

发明内容

[0006] 各种实施例涉及一种能够有效保存以树形结构管理的多个索引数据的数据处理系统。
[0007] 在一个实施例中,数据处理系统可包括:存储系统,其适用于通过第一和第二分类操作将具有树形结构的多个索引数据分类为多个组并将组保存在不同的储存区域中,其中,每个索引数据包括指示其树层次的信息,第一分类操作包括基于索引数据各自的树层次信息对索引数据进行分类,第二分类操作包括基于对索引数据各自的访问数量对索引数据进行分类;以及主机,其适用于将多个索引数据管理成所述树形结构。
[0008] 第一分类操作可包括检查包含在各自索引数据中的树信息以及将多个索引数据分类为包括具有最深树层次的索引数据的叶组、包括通过父子关系连接至包括在叶组中的索引数据的索引数据的父组和包括除包括在叶组和父组中的索引数据外的所有剩余索引数据的其余组。
[0009] 第二分类操作可包括检查对各自索引数据的访问数量以及将索引数据分类为通过对被访问大于预设数量的数量的数据进行分组而形成的软组和通过对被访问小于预设数量的数量的数据进行分组而形成的硬组。
[0010] 用于多个索引数据中的新数据的第二分类操作可包括当邻近新数据的数据中的任何一个包括在软组中时将新数据分类为软组,而不管对新数据的访问数量。
[0011] 邻近数据可包括下列数据中的一个:具有在新数据的值的预设范围内的值的叶组的数据、通过父子关系被连接至新数据的父组的数据和通过父子关系被连接至父组的数据的叶组的数据,父组的数据通过父子关系被连接至新数据。
[0012] 存储系统可包括:第一非易失性存储装置;第二非易失性存储装置;以及控制器,其适用于:通过第一和第二分类操作对索引数据进行分类、将包括在软组中的数据保存在第二非易失性存储装置中以及将包括在硬组中的数据保存在第一非易失性存储装置中。
[0013] 存储系统可包括:非易失性存储装置,其包括第一区域和第二区域;易失性存储装置;以及控制器,其适用于:通过第一和第二分类操作对索引数据进行分类、将包括在叶组和软组两者中的数据保存在易失性存储装置中、将包括在父组和软组两者中的数据保存在非易失性存储装置的第一区域中以及将包括在硬组中的数据保存在非易失性存储装置的第二区域中。
[0014] 第二分类操作可包括将被分类为硬组的数据的部分分类为额外软组,数据的部分被访问大于预定数量的数量同时具有包括在软组中的数据的预设范围内的值,预定数量小于预设数量。
[0015] 存储系统可包括:非易失性存储装置,其包括第一区域和第二区域;易失性存储装置;以及控制器,其适用于:通过第一和第二分类操作对索引数据进行分类、将包括在软组中的数据保存在易失性存储装置中、将包括在额外软组中的数据保存在非易失性存储装置的第一区域中以及将包括在硬组中的数据保存在非易失性存储装置的第二区域中。
[0016] 存储系统可包括:非易失性存储装置,其包括热块和冷块;以及控制器,其适用于:通过第一和第二分类操作对索引数据进行分类、将包括在软组中的数据保存在非易失性存储装置的热块中以及将包括在硬组中的数据保存在非易失性存储装置的冷块中。
[0017] 在一个实施例中,数据处理系统可包括:主机,其适用于以树形结构管理多个索引数据以及通过基于各自索引数据的树层次对多个索引数据进行分类的第一分类操作和基于对各自索引数据的访问数量对多个索引数据进行分类的第二分类操作将多个索引数据分类为多个组,多个索引数据每个都包含指示关于索引数据所属组的信息的组信息;以及存储系统,其适用于根据各自索引数据的组信息将由主机应用的多个索引数据分类为多个组以及将组分离并保存在不同储存区域中。
[0018] 第一分类操作可包括将多个索引数据分类为通过对具有最深树层次的数据进行分组而形成的叶组、通过对通过父子关系连接至包括在叶组中的数据的数据进行分组而形成的父组和通过对除包括在叶组和父组中的数据外的其余数据进行分组而形成的其余组。
[0019] 第二分类操作可包括:检查对各自索引数据的访问数量以及将索引数据分类为通过对被访问大于预设数量的数量的数据进行分组而形成的软组和通过对被访问小于预设数量的数量的数据进行分组而形成的硬组。
[0020] 用于多个索引数据中的新数据的第二分类操作可包括当邻近新数据的数据中的任何一个包括在软组中时将新数据分类为软组,而不管对新数据的访问数量。
[0021] 邻近数据可包括下列数据中的一个:具有在新数据的值的预设范围内的值的叶组的数据、通过父子关系被连接至新数据的父组的数据和通过父子关系被连接至父组的数据的叶组的数据,父组的数据通过父子关系被连接至新数据。
[0022] 存储系统可包括:第一非易失性存储装置;第二非易失性存储装置;以及控制器,其适用于:根据包含在各自索引数据中的组信息,将包括在软组中的数据保存在第二非易失性存储装置中以及将包括在硬组中的数据保存在第一非易失性存储装置中。
[0023] 存储系统可包括:非易失性存储装置,其包括第一区域和第二区域;易失性存储装置;以及控制器,其适用于:根据包含在各自索引数据中的组信息,将包括在叶组和软组两者中的数据保存在易失性存储装置中、将包括在父组和软组两者中的数据保存在非易失性存储装置的第一区域中以及将包括在硬组中的数据保存在非易失性存储装置的第二区域中。
[0024] 第二分类操作可包括将被分类为硬组的数据的部分分类为额外软组,数据的部分被访问大于预定数量的数量同时具有包括在软组中的数据的预设范围内的值,预定数量小于预设数量。
[0025] 存储系统包括:非易失性存储装置,其包括第一区域和第二区域;易失性存储装置;以及控制器,其适用于:根据包含在各自索引数据中的组信息,将包括在软组中的数据保存在易失性存储装置中、将包括在额外软组中的数据保存在非易失性存储装置的第一区域中以及将包括在硬组中的数据保存在非易失性存储装置的第二区域中。
[0026] 存储系统可包括:非易失性存储装置,其包括热块和冷块;以及控制器,其适用于:根据包含在各自索引数据中的组信息,将包括在软组中的数据保存在非易失性存储装置的热块中以及将包括在硬组中的数据保存在非易失性存储装置的冷块中。

附图说明

[0027] 图1是示出根据本发明的一个实施例的包括存储系统的数据处理系统的简图。
[0028] 图2是示出使用在图1中所示的存储系统中的存储装置的示例的简图。
[0029] 图3是示出根据本发明的一个实施例的可被使用在存储装置中的存储块的示例的电路图。
[0030] 图4-图11是示出根据本发明的多个实施例的可被使用在存储装置中的存储装置的示例的简图。
[0031] 图12A-图12C是根据本发明的一个实施例的示出管理索引数据的操作的数据处理系统的框图。
[0032] 图13是示出根据本发明的一个实施例的具有平衡树形结构的索引数据的简图。
[0033] 图14A-图14F是示出根据本发明的一个实施例的第一和第二数据分类操作的示例的简图。
[0034] 图15A-图15B是示出根据本发明的一个实施例的第二数据分类操作的示例的流程图。
[0035] 图16A-图16C是根据本发明的一个实施例的示出管理索引数据的操作的数据处理系统的框图。

具体实施方式

[0036] 下面将参照附图更详细地描述各种实施例。然而,要注意的是,本发明可以不同形式实施且不应被解释为限于文中所阐述的实施例。而是,这些实施例被提供使得本公开将是彻底和完整的,并将本发明充分传达给本发明所属领域的技术人员。而且,在整个公开中,相似的参考数字在本发明的各种附图和实施例中指的是相似的部件。
[0037] 现在参照图1,提供根据本发明的一个实施例的数据处理系统100。数据处理系统100可包括主机102和存储系统110。
[0038] 主机102可包括例如诸如移动电话、MP3播放器和笔记本电脑的便携式电子装置或诸如台式计算机、游戏机、TV和放映机的电子装置。
[0039] 存储系统110可响应于来自主机102的请求而操作。例如,存储系统110可储存待由主机102访问的数据。存储系统110可被用作主机102的主存储系统或辅存储系统。存储系统110可根据主机接口的协议与主机102电联接。存储系统110可利用诸如以下的各种储存装置中的任何一种来实施:固态驱动器(SSD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、减小尺寸的MMC(RS-MMC)和微型-MMC、安全数字(SD)卡、小型-SD和微型-SD、通用串行总线(USB)储存装置、通用闪速储存(UFS)装置、标准闪存(CF)卡、智能媒体(SM)卡、记忆棒等。
[0040] 用于存储系统110的储存装置可利用诸如动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)等的易失性存储装置来实施。用于存储系统110的储存装置可利用诸如以下的非易失性存储装置来实施:只读存储器(ROM)、掩膜ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、铁电随机存取存储器(FRAM)、相变RAM(PRAM)、磁阻RAM(MRAM)、电阻式RAM(RRAM)等。
[0041] 存储系统110可包括用于储存待被主机102访问的数据的存储装置150和用于控制在存储装置150中的数据储存的控制器130。
[0042] 控制器130和存储装置150可被集成在一个半导体装置中。例如,控制器130和存储装置150可被集成在一个半导体装置中并被配置为固体驱动器(SSD)。当存储系统110被用作SSD时,主机102的操作速度可显著增加。
[0043] 控制器130和存储装置150可被集成在单个半导体装置中,例如,诸如以下的存储卡:个人计算机存储卡国际协会(PCMCIA)卡、标准闪存(CF)卡、智能媒体卡(SM)卡(SMC)、记忆棒、多媒体卡(MMC)、RS-MMC和微型-MMC、安全数字(SD)卡、小型-SD、微型-SD和SDHC、通用闪速储存(UFS)装置等。
[0044] 存储系统110可被配置为计算机、超级移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航装置、黑匣子、数码相机、数字多媒体广播(DMB)播放器、三维(3D)电视、智能电视、数字音频记录器、数字音频播放器、数字图像记录器、数字图像播放器、数字视频记录器、数字视频播放器、配置数据中心的储存器、能够在无线环境下发送和接收信息的装置、配置家庭网络的各种电子装置中的一个、配置计算机网络的各种电子装置中的一个、配置远程信息处理网络的各种电子装置中的一个、RFID装置或配置计算系统的各种组成元件中的一个。
[0045] 当电源供应被中断时,存储装置150可保留储存的数据。存储装置150可在写入操作期间储存从主机102提供的数据并在读取操作期间将储存的数据提供至主机102。存储装置150可包括多个存储块152、154和156。存储块152、154和156中的每个可包括多个页。页中的每个可包括多个存储单元,多个字线(WL)被电联接至多个存储单元。
[0046] 存储装置150可以是非易失性存储装置,例如,闪速存储器。存储装置150可具有三维(3D)堆栈结构。在一个实施例中,存储装置150可以是具有3D堆栈结构的闪速存储器。稍后将参照图2-图11详细描述包括存储装置150的三维(3D)堆栈结构的示例的存储装置150的结构。
[0047] 存储系统110的控制器130可响应于来自主机102的请求控制存储装置150。控制器130可控制存储装置150的全部操作中的一个或多个,例如,读取操作、写入操作、编程操作和擦除操作。例如,控制器130可将从存储装置150读取的数据提供至主机102并将从主机
102提供的数据储存在存储装置150中。
[0048] 控制器130可包括主机接口单元132、处理器134、误差校正码(ECC)单元138、电源管理单元140、NAND闪速控制器142和存储器144。
[0049] 主机接口单元132可处理从主机102提供的命令和数据,并可通过诸如以下的各种接口协议中的至少一个与主机102通信:通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连-高速(PCI-E)协议、串列SCSI(SAS)协议、串行高级技术附件(SATA)协议、并行高级技术附件(PATA)协议、小型计算机系统接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子(IDE)协议等。
[0050] ECC单元138可检测和/或校正在读取操作期间从存储装置150读取的数据中的误差。ECC单元138可当误差位的数量可大于或等于可校正误差位的阈值数量时不校正误差位,并可输出指示校正误差位失败的误差校正失败信号。
[0051] ECC单元138可基于诸如编码调制方案的包括例如以下的任何适当的方案执行误差校正操作:低密度奇偶校验检查(LDPC)码、博斯-乔德里-霍昆格姆(BCH)码、涡轮码、里德-所罗门(RS)码、卷积码、递归系统码(RSC)、网格编码调制(TCM)、分组编码调制(BCM)等。ECC单元138可包括用于执行误差校正操作的任何适当的电路、系统或装置。
[0052] PMU140可提供并管理用于控制器130的电源,例如,用于包括在控制器130中的组成元件的电源。
[0053] NFC142可用作控制器130和存储装置150之间的存储接口以允许控制器130响应于来自主机102的请求控制存储装置150。当存储装置150为闪速存储器时且尤其当存储装置150为NAND闪速存储器时,NFC142可在处理器134的控制下生成用于存储装置150的控制信号并处理数据。
[0054] 存储器144可用作存储系统110和控制器130的工作存储器,并储存用于驱动存储系统110和控制器130的数据。控制器130可响应于来自主机102的请求控制存储装置150。例如,控制器130可将从存储装置150读取的数据提供至主机102并将从主机102提供的数据储存在存储装置150中。当控制器130控制存储装置150的操作时,存储器144可储存由控制器130和存储装置150用于诸如读取操作、写入操作、编程操作和擦除操作的数据。
[0055] 存储器144可利用易失性存储器来实施。存储器144可利用静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)来实施。如上所述,存储器144可储存由主机102和存储装置150用于读取操作和写入操作的数据。为了储存数据,存储器144可包括程序存储器、数据存储器、写入缓冲器、读取缓冲器、映射缓冲器等。
[0056] 处理器134可响应于来自主机102的写入请求或读取请求控制存储系统110的一般操作和用于存储装置150的写入操作或读取操作。处理器134可驱动被称为闪存转换层(FTL)的固件以控制存储系统110的一般操作。处理器134可利用微处理器或中央处理单元(CPU)来实施。
[0057] 管理单元(未示出)可包括在处理器134中,且可执行存储装置150的坏块管理。管理单元可发现处于用于进一步使用的不令人满意的条件中的包括在存储装置150中的坏存储块,并对坏存储块执行坏块管理。当存储装置150为闪速存储器例如NAND闪速存储器时,在写入操作期间例如在编程操作期间可能由于NAND逻辑功能的特性发生程序失败。在坏块管理期间,程序失败存储块或坏存储块的数据可被编程在新的存储块中。而且,由于程序失败产生的坏块使具有3D堆栈结构的存储装置150的利用效率和存储系统110的可靠性严重恶化,因此需要可靠的坏块管理。
[0058] 图2是示出图1中所示的存储装置150的示意图。
[0059] 参照图2,存储装置150可包括多个存储块,例如,第零至第(N-1)块210-240。多个存储块210-240中的每个可包括多个页,例如,2M个页(2M页),本发明将不限于此。多个页中的每个可包括多个存储单元,多个字线被电联接至多个存储单元。
[0060] 而且,存储装置150可包括根据位的数量可被储存或表达在每个存储单元中的多个存储块,如单层单元(SLC)存储块和多层单元(MLC)存储块。SLC存储块可包括利用每个都能够储存1位数据的存储单元来实施的多个页。MLC存储块可包括利用每个都能够储存多位数据例如两位或多位数据的存储单元来实施的多个页。包括利用每个都能够储存3位数据的存储单元来实施的多个页的MLC存储块可被定义为三层单元(TLC)存储块。
[0061] 多个存储块210-240中的每个可储存在写入操作期间从主机装置102提供的数据,并可在读取操作期间将储存的数据提供至主机102。
[0062] 图3是示出图1中所示的多个存储块中的一个的电路图。
[0063] 参照图3,存储装置150的存储块152可包括分别被电联接至位线BL0至BLm-1的多个单元字符串340。每列的单元字符串340可包括至少一个漏极选择晶体管DST和至少一个源极选择晶体管SST。多个存储单元或多个存储单元晶体管MC0至MCn-1可串联地被电联接在选择晶体管DST和SST之间。各自的存储单元MC0至MCn-1可通过每个都储存多个位的数据信息的多层单元(MLC)来配置。字符串340可分别被电联接至对应的位线BL0至BLm-1。以供参考,在图3中,“DSL”表示漏极选择线,“SSL”表示源极选择线,以及“CSL”表示公共源线。
[0064] 尽管图3示出通过NAND闪速存储单元配置的存储块152作为示例,但要注意的是,存储块152不限于仅NAND闪速存储器且可通过NOR闪速存储器、具有结合至少两种存储单元的混合闪速存储器或具有内置在存储芯片中的控制器的1-NAND闪速存储器来实现。半导体装置的操作特性可不仅被应用于具有由导电浮栅极(gate)配置的电荷储存层的闪速存储装置而且被用于与具有由介电层配置的电荷储存层的电荷捕获闪存(CTF)。
[0065] 存储装置150的电压供应块310可提供待根据操作模式被供应至各自的字线的字线电压,例如,编程电压、读取电压和过电压,以及待被供应至体材料(bulks)例如形成有存储单元的阱区的电压。电压供应块310可在控制电路(未示出)的控制下执行电压生成操作。电压供应块310可生成多个可变读取电压以生成多个读取数据、在控制电路的控制下选择存储单元阵列的存储块或扇区中的一个、选择所选择的存储块的字线中的一个以及将字线电压提供至所选择的字线和未选择的字线。
[0066] 存储装置150的读取/写入电路320可由控制电路控制,且可根据操作模式用作感测放大器或写入驱动器。在验证/正常读取操作期间,读取/写入电路320可用作用于从存储单元阵列读取数据的感测放大器。而且,在编程操作期间,读取/写入电路320可用作根据待被储存在存储单元阵列中的数据驱动位线的写入驱动器。读取/写入电路320可在编程操作期间从缓冲器(未示出)接收待被写入存储单元阵列的数据,且可根据输入的数据驱动位线。例如,读取/写入电路320可包括分别对应于列(或位线)或列对(或位线对)的多个页缓冲器322、324和326。多个锁存器(未示出)可包括在页缓冲器322、324和326中的每个中。
[0067] 图4-图11是示出图1中所示的存储装置150的示意图。
[0068] 图4是示出图1中所示的存储装置150的多个存储块152-156的示例的框图。
[0069] 参照图4,存储装置150可包括多个存储块BLK0至BLKN-1,且存储块BLK0至BLKN-1中的每个可以三维(3D)结构或垂直结构来实现。各自的存储块BLK0至BLKN-1可包括在第一至第三方向例如x轴方向、y轴方向和z轴方向延伸的结构。
[0070] 各自的存储块BLK0至BLKN-1可包括在第二方向延伸的多个NAND字符串NS。多个NAND字符串NS可在第一方向和第三方向上被提供。每个NAND字符串NS可电联接至位线BL、至少一个源极选择线SSL、至少一个地选择线GSL、多个字线WL、至少一个虚拟字线DWL和公共源线CSL。即,各自的存储块BLK0至BLKN-1可电联接至多个位线BL、多个源极选择线SSL、多个地选择线GSL、多个字线WL、多个虚拟字线DWL和多个公共源线CSL。
[0071] 图5是图4中所示的存储块BLK0至BLKN-1的一个块BLKi的立体图。图6是沿图5中所示的存储块BLKi的线I-I'截取的剖视图。
[0072] 参照图5和图6,存储块BLKi可包括在第一至第三方向上延伸的结构。基板5111可被提供。基板5111可包括掺杂有第一类型杂质的硅材料。基板5111可包括掺杂有p-型杂质的硅材料或可以是p-型阱,例如,袋(pocket)p-阱,且包括围绕p-型阱的n-型阱。尽管在所示的实施例中基板5111可以是p-型硅,但应注意的是基板5111不限于p-型硅。
[0073] 在第一方向上延伸的多个掺杂区域5311-5314可被设置在基板5111上。多个掺杂区域5311-5314可包含不同于基板5111中使用的杂质的第二类型的杂质。多个掺杂区域5311-5314可掺杂有n-型杂质。尽管在此假定第一至第四掺杂区域5311-5314是n-型,但是应注意的是第一至第四掺杂区域5311-5314并不限于n-型。
[0074] 在第一掺杂区域5311和第二掺杂区域5312之间的基板5111上的区域中,在第一方向上延伸的多个介电材料5112可在第二方向上顺序地设置。介电材料5112和基板5111可在第二方向上以预定距离彼此隔开。介电材料5112可在第二方向上以预定距离彼此隔开。介电材料5112可包括诸如氧化硅的介电材料。
[0075] 在第一掺杂区域5311和第二掺杂区域5312之间的基板5111上的区域中,可设置在第一方向上顺序的设置并穿过介电材料5112的多个柱状物5113。多个柱状物5113可分别穿过介电材料5112且可与基板5111电联接。每个柱状物5113可通过多种材料来配置。每个柱状物5113的外表面层5114可包括掺杂有第一类型杂质的硅材料。每个柱状物5113的表面层5114可包括掺杂有与基板5111相同类型的杂质的硅材料。尽管在此假定每个柱状物5113的表面层5114可包括p-型硅,但每个柱状物5113的表面层5114不限于p-型硅。
[0076] 每个柱状物5113的内层5115可由介电材料制成。每个柱状物5113的内层5115可填充有诸如氧化硅的介电材料。
[0077] 在第一掺杂区域5311和第二掺杂区域5312之间的区域中,介电层5116可沿介电材料5112、柱状物5113和基板5111的暴露表面设置。介电层5116的厚度可小于介电材料5112之间的距离的一半。换言之,具有不同于介电材料5112和介电层5116的材料的区域可设置在(i)设置在介电材料5112的第一介电材料的底部表面上的介电层5116和(ii)设置在介电材料5112的第二介电材料的顶部表面上的介电层5116之间。介电材料5112可位于第一介电材料下面。
[0078] 在第一掺杂区域5311和第二掺杂区域5312之间的区域中,导电材料5211-5291可设置在介电层5116的暴露表面上。在第一方向上延伸的导电材料5211可设置在邻近基板5111的介电材料5112和基板5111之间。特别地,导电材料5211可设置在(i)设置在基板5111上的介电层5116和(ii)设置在邻近基板5111的介电材料5112的底部表面上的介电层5116之间。
[0079] 在第一方向上延伸的导电材料可设置在(i)设置在介电材料5112中的一个的顶部表面上的介电层5116和(ii)设置在介电材料5112的设置在特定介电材料5112上的另一介电材料的底部表面上的介电层5116之间。在第一方向上延伸的导电材料5221-5281可设置在介电材料5112之间。在第一方向上延伸的导电材料5291可设置在最上面的介电材料5112上。在第一方向上延伸的导电材料5211-5291可以是金属材料。在第一方向上延伸的导电材料5211-5291可以是诸如多晶硅的导电材料。
[0080] 在第二掺杂区域5312和第三掺杂区域5313之间的区域中,可设置与设置在第一掺杂区域5311和第二掺杂区域5312之间的结构相同的结构。例如,在第二掺杂区域5312和第三掺杂区域5313之间的区域中,可设置在第一方向上延伸的多个介电材料5112、连续地设置在第一方向上且在第二方向上穿过多个介电材料5112的多个柱状物5113、设置在多个介电材料5112和多个柱状物5113的暴露表面上的介电层5116以及在第一方向上延伸的多个导电材料5212-5292。
[0081] 在第三掺杂区域5313和第四掺杂区域5314之间的区域中,可设置与设置在第一掺杂区域5311和第二掺杂区域5312之间的结构相同的结构。例如,在第三掺杂区域5313和第四掺杂区域5314之间的区域中,可设置在第一方向上延伸的多个介电材料5112、顺序地设置在第一方向上且在第二方向上穿过多个介电材料5112的多个柱状物5113、设置在多个介电材料5112和多个柱状物5113的暴露表面上的介电层5116以及在第一方向上延伸的多个导电材料5213-5293。
[0082] 漏极5320可分别设置在多个柱状物5113上。漏极5320可以是掺杂有第二类型杂质的硅材料。漏极5320可以是掺杂有n-型杂质的硅材料。尽管为了方便起见假定漏极5320包括n-型硅,但应注意的是,漏极5320不限于n-型硅。每个漏极5320的宽度可大于每个对应的柱状物5113的宽度。每个漏极5320可以焊盘(pad)的形状设置在每个对应的柱状物5113的顶部表面上。
[0083] 在第三方向上延伸的导电材料5331-5333可设置在漏极5320上。导电材料5331-5333可在第一方向上顺序地设置。各自的导电材料5331-5333可与相应区域的漏极5320电联接。漏极5320和在第三方向上延伸的导电材料5331-5333可通过接触插头电联接。在第三方向上延伸的导电材料5331-5333可以是金属材料。在第三方向上延伸的导电材料5331-
5333可以是诸如多晶硅的导电材料。
[0084] 在图5和图6中,各自的柱状物5113可与介电层5116和在第一方向上延伸的导电材料5211-5291、5212-5292和5213-5293一起形成字符串。各自的柱状物5113可与介电层5116和在第一方向上延伸的导电材料5211-5291、5212-5292和5213-5293一起形成NAND字符串NS。每个NAND字符串NS可包括多个晶体管结构TS。
[0085] 图7是图6中所示的晶体管结构TS的剖视图。
[0086] 参照图7,在图6中所示的晶体管结构TS中,介电层5116可包括第一子介电层5117、第二子介电层5118和第三子介电层5119。
[0087] 在每个柱状物5113中的p型硅的表面层5114可作为主体。邻近柱状物5113的第一子介电层5117可作为隧穿介电层,且可包括热氧化层。
[0088] 第二子介电层5118可作为电荷储存层。第二子介电层5118可作为电荷捕获层,且可包括氮化物层或诸如氧化铝层、氧化铪层等金属氧化物层。
[0089] 邻近导电材料5233的第三子介电层5119可作为阻断介电层。邻近在第一方向上延伸的导电材料5233的第三子介电层5119可形成为单层或多层。第三子介电层5119可以是介电常数大于第一子介电层5117和第二子介电层5118的诸如氧化铝层、氧化铪层等的高k介电层。
[0090] 导电材料5233可作为栅极或控制栅极。即,栅极或控制栅极5233、阻断介电层5119、电荷储存层5118、隧穿介电层5117和主体5114可形成晶体管或存储单元晶体管结构。
例如,第一子介电层5117、第二子介电层5118和第三子介电层5119可形成氧化物-氮化物-氧化物(ONO)结构。在一个实施例中,为方便起见,在每个柱状物5113中的p-型硅的表面层
5114将被称为第二方向上的主体。
[0091] 存储块BLKi可包括多个柱状物5113。即,存储块BLKi可包括多个NAND字符串NS。详细地,存储块BLKi可包括在第二方向或垂直于基板5111的方向上延伸的多个NAND字符串NS。
[0092] 每个NAND字符串NS可包括设置在第二方向上的多个晶体管结构TS。每个NAND字符串NS的多个晶体管结构TS中的至少一个可作为字符串源晶体管SST。每个NAND字符串NS的多个晶体管结构TS中的至少一个可作为地选择晶体管GST。
[0093] 栅极或控制栅极可对应于在第一方向上延伸的导电材料5211-5291、5212-5292和5213-5293。换言之,栅极或控制栅极可在第一方向上延伸且形成字线和至少两个选择线、至少一个源极选择线SSL和至少一个地选择线GSL。
[0094] 在第三方向上延伸的导电材料5331-5333可电联接至NAND字符串NS的一端。在第三方向上延伸的导电材料5331-5333可作为位线BL。即,在一个存储块BLKi中,多个NAND字符串NS可电联接至一个位线BL。
[0095] 在第一方向上延伸的第二类型掺杂区域5311-5314可被设置至NAND字符串NS的其他端。在第一方向上延伸的第二类型掺杂区域5311-5314可作为公共源线CSL。
[0096] 即,存储块BLKi可包括在垂直于基板5111的方向例如第二方向上延伸的多个NAND字符串NS,且可作为具有电联接至一个位线BL的多个NAND字符串NS的例如电荷捕获类型存储器的NAND闪速存储块。
[0097] 尽管图5-图7中示出了在第一方向上延伸的导电材料5211-5291、5212-5292和5213-5293设置在9层中,但应注意的是,在第一方向上延伸的导电材料5211-5291、5212-
5292和5213-5293不限于设置在9层中。例如,在第一方向上延伸的导电材料可设置在8层、
16层或任何多个层中。换言之,在一个NAND字符串NS中,晶体管的数量可以是8个、16个或更多。
[0098] 尽管图5-图7中示出了3个NAND字符串NS被电联接至一个位线BL,但应注意的是,实施例不限于具有电联接至一个位线BL的3个NAND字符串NS。在存储块BLKi中,m个NAND字符串NS可电联接至一个位线BL,m为正整数。根据电联接至一个位线BL的NAND字符串NS的数量,也可控制在第一方向上延伸的导电材料5211-5291、5212-5292和5213-5293的数量和公共源线5311-5314的数量。
[0099] 进一步地,尽管图5-图7中示出了3个NAND字符串NS被电联接至在第一方向上延伸的一个导电材料,但应注意的是,实施例不限于具有电联接至在第一方向上延伸的一个导电材料的3个NAND字符串NS。例如,n个NAND字符串NS可被电联接至在第一方向上延伸的一个导电材料,n为正整数。根据电联接至在第一方向上延伸的一个导电材料的NAND字符串NS的数量,也可控制位线5331-5333的数量。
[0100] 图8是示出参照图5-图7所述的具有第一结构的存储块BLKi的等效电路简图。
[0101] 参照图8,在具有第一结构的块BLKi中,NAND字符串NS11-NS31可设置在第一位线BL1和公共源线CSL之间。第一位线BL1可对应于图5和图6的在第三方向上延伸的导电材料5331。NAND字符串NS12-NS32可设置在第二位线BL2和公共源线CSL之间。第二位线BL2可对应于图5和图6的在第三方向上延伸的导电材料5332。NAND字符串NS13-NS33可设置在第三位线BL3和公共源线CSL之间。第三位线BL3可对应于图5和图6的在第三方向上延伸的导电材料5333。
[0102] 每个NAND字符串NS的源极选择晶体管SST可电联接至对应的位线BL。每个NAND字符串NS的地选择晶体管GST可电联接至公共源线CSL。存储单元MC可设置在每个NAND字符串NS的源极选择晶体管SST和地选择晶体管GST之间。
[0103] 在该示例中,NAND字符串NS可由行和列的单元定义,且电联接至一个位线的NAND字符串NS可形成一列。电联接至第一位线BL1的NAND字符串NS11-NS31可对应于第一列,电联接至第二位线BL2的NAND字符串NS12-NS32可对应于第二列,电联接至第三位线BL3的NAND字符串NS13-NS33可对应于第三列。电联接至一个源极选择线SSL的NAND字符串NS可形成一行。电联接至第一源极选择线SSL1的NAND字符串NS11-NS31可形成第一行,电联接至第二源极选择线SSL2的NAND字符串NS12-NS32可形成第二行,电联接至第三源极选择线SSL3的NAND字符串NS13-NS33可形成第三行。
[0104] 在每个NAND字符串NS中,可定义高度。在每个NAND字符串NS中,邻近地选择晶体管GST的存储单元MC1的高度可具有值‘1’。在每个NAND字符串NS中,当从基板5111被测量时,存储单元的高度可随着存储单元靠近源极选择晶体管SST而增加。在每个NAND字符串NS中,邻近源极选择晶体管SST的存储单元MC6的高度可为7。
[0105] 在相同行中的NAND字符串NS的源极选择晶体管SST可共享源极选择线SSL。在不同行中的NAND字符串NS的源极选择晶体管SST可分别电联接至不同的源极选择线SSL1、SSL2和SSL3。
[0106] 相同行中的NAND字符串NS中的相同高度处的存储单元可共享字线WL。即,在相同高度处,电联接至不同行中的NAND字符串NS的存储单元MC的字线WL可电联接。相同行的NAND字符串NS中相同高度处的虚拟存储单元DMC可共享虚拟字线DWL。即,在相同高度或水平处,电联接至不同行中的NAND字符串NS的虚拟存储单元DMC的虚拟字线DWL可电联接。
[0107] 位于相同水平或高度或层处的字线WL或虚拟字线DWL可与设置有在第一方向上延伸的导电材料5211-5291、5212-5292和5213-5293的层处的另一个电联接。在第一方向上延伸的导电材料5211-5291、5212-5292和5213-5293可通过接触部共同电联接至上层。在上层处,在第一方向上延伸的导电材料5211-5291、5212-5292和5213-5293可电联接。换言之,在相同行中的NAND字符串NS的地选择晶体管GST可共享地选择线GSL。进一步地,在不同行中的NAND字符串NS的地选择晶体管GST可共享地选择线GSL。即,NAND字符串NS11-NS13、NS21-NS23和NS31-NS33可电联接至地选择线GSL。
[0108] 公共源线CSL可电联接至NAND字符串NS。在有源区域上和在基板5111上,第一至第四掺杂区域5311-5314可电联接。第一至第四掺杂区域5311-5314可通过接触部电联接至上层,且在上层处,第一至第四掺杂区域5311-5314可电联接。
[0109] 例如,如图8中所示,相同高度或水平的字线WL可电联接。因此,当选择特定高度处的字线WL时,电联接至字线WL的所有NAND字符串NS可被选择。在不同行中的NAND字符串NS可电联接至不同源极选择线SSL。因此,在电联接至相同字线WL的NAND字符串NS中,通过选择源极选择线SSL1-SSL3中的一个,在未选择的行中的NAND字符串NS可与位线BL1-BL3电隔离。换言之,通过选择源极选择线SSL1-SSL3中的一个,NAND字符串NS的行可被选择。而且,通过选择位线BL1-BL3中的一个,在选择的行中的NAND字符串NS可在列的单元中被选择。
[0110] 在每个NAND字符串NS中,可设置虚拟存储单元DMC。在图8中,虚拟存储单元DMC可在每个NAND字符串NS中被设置在第三存储单元MC3和第四存储单元MC4之间。即,第一至第三存储单元MC1-MC3可设置在虚拟存储单元DMC和地选择晶体管GST之间。第四至第六存储单元MC4-MC6可设置在虚拟存储单元DMC和源极选择晶体管SSL之间。每个NAND字符串NS的存储单元MC可被虚拟存储单元DMC划分成存储单元组。在划分的存储单元组中,邻近地选择晶体管GST的存储单元例如MC1-MC3可被称为较低存储单元组,且邻近字符串选择晶体管SST的存储单元例如MC4-MC6可被称为较高存储单元组。
[0111] 在下文中,将参照图9-11做出详细说明,图9-11示出根据本发明的一个实施例的存储系统中的利用不同于第一结构的三维(3D)非易失性存储装置来实现的存储装置。
[0112] 图9是示意性说明利用不同于上文参照图5-图8所述的第一结构的三维(3D)非易失性存储装置来实现的存储装置并示出图4的多个存储块的存储块BLKj的立体图。图10是示出沿图9的线VII-VII'截取的存储块BLKj的剖视图。
[0113] 参照图9和10,图1的存储装置150中的多个存储块中的存储块BLKj可包括在第一至第三方向上延伸的结构。
[0114] 基板6311可被提供。例如,基板6311可包括掺杂有第一类型杂质的硅材料。例如,基板6311可包括掺杂有p-型杂质的硅材料或可以是p-型阱,例如袋p-阱,且包括围绕p-型阱的n-型阱。尽管为了方便起见在实施例中假定基板6311为p-型硅,但应注意的是,基板6311不限于p-型硅。
[0115] 在x轴方向和y轴方向上延伸的第一至第四导电材料6321-6324被设置在基板6311上方。第一至第四导电材料6321-6324可在z轴方向上隔开预定距离。
[0116] 在x轴方向和y轴方向上延伸的第五至第八导电材料6325-6328可设置在基板6311上方。第五至第八导电材料6325-6328可在z轴方向上隔开预定距离。第五至第八导电材料6325-6328可在y轴方向上与第一至第四导电材料6321-6324隔开。
[0117] 可设置穿过第一至第四导电材料6321-6324的多个下部柱状物DP。每个下部柱状物DP在z轴方向上延伸。而且,可设置穿过第五至第八导电材料6325-6328的多个上部柱状物UP。每个上部柱状物UP在z轴方向上延伸。
[0118] 下部柱状物DP和上部柱状物UP中的每个可包括内部材料6361、中间层6362和表面层6363。中间层6362可用作单元晶体管的通道。表面层6363可包括阻断介电层、电荷储存层和隧穿介电层。
[0119] 下部柱状物DP和上部柱状物UP可通过管栅PG电联接。管栅PG可被设置在基板6311中。例如,管栅PG可包括与下部柱状物DP和上部柱状物UP相同的材料。
[0120] 在x轴方向和y轴方向上延伸的第二类型的掺杂材料6312可设置在下部柱状物DP上方。例如,第二类型的掺杂材料6312可包括n-型硅材料。第二类型的掺杂材料6312可用作公共源线CSL。
[0121] 漏极6340可设置在上部柱状物UP上方。漏极6340可包括n-型硅材料。在y轴方向上延伸的第一上部导电材料6351和第二上部导电材料6352可设置在漏极6340上方。
[0122] 第一上部导电材料6351和第二上部导电材料6352可在x轴方向上分开。第一上部导电材料6351和第二上部导电材料6352可由金属形成。第一上部导电材料6351和第二上部导电材料6352和漏极6340可通过接触插头电联接。第一上部导电材料6351和第二上部导电材料6352分别作为第一位线BL1和第二位线BL2。
[0123] 第一导电材料6321可作为源极选择线SSL,第二导电材料6322可作为第一虚拟字线DWL1,第三导电材料6323和第四导电材料6324分别作为第一主字线MWL1和第二主字线MWL2。第五导电材料6325和第六导电材料6326分别作为第三主字线MWL3和第四主字线MWL4,第七导电材料6327可作为第二虚拟字线DWL2,第八导电材料6328可作为漏极选择线DSL。
[0124] 下部柱状物DP和邻近下部柱状物DP的第一至第四导电材料6321-6324形成下部字符串。上部柱状物UP和邻近上部柱状物UP的第五至第八导电材料6325-6328形成上部字符串。下部字符串和上部字符串可通过管栅PG电联接。下部字符串的一端可电联接至作为公共源线CSL的第二类型的掺杂材料6312。上部字符串的一端可通过漏极6340电联接至对应的位线。一个下部字符串和一个上部字符串形成一个单元字符串,其电联接在作为公共源线CSL的第二类型的掺杂材料6312和作为位线BL的上部导电材料层6351-6352中的对应的一个之间。
[0125] 即,下部字符串可包括源极选择晶体管SST、第一虚拟存储单元DMC1、第一主存储单元MMC1和第二主存储单元MMC2。上部字符串可包括第三主存储单元MMC3、第四主存储单元MMC4、第二虚拟存储单元DMC2和漏极选择晶体管DST。
[0126] 在图9和图10中,上部字符串和下部字符串可形成NAND字符串NS,NAND字符串NS可包括多个晶体管结构TS。由于上文参照图7详细地描述了包括在图9和图10中的NAND字符串NS中的晶体管结构,所以在此将省略其详细说明。
[0127] 图11是示出具有如上参照图9和图10所述的第二结构的存储块BLKj的等效电路的电路图。为方便起见,仅示出形成第二结构中的存储块BLKj中的一对的第一字符串和第二字符串。
[0128] 参照图11,在存储装置150的多个块中具有第二结构的存储块BLKj中,单元字符串可以定义多个对的这种方式来设置,其中,单元字符串中的每个都利用如上参照图9和图10所述的通过管栅PG电联接的一个上部字符串和一个下部字符串来实现。
[0129] 即,在具有第二结构的某一存储块BLKj中,存储单元CG0-CG31沿第一通道CH1(未示出)堆叠,例如,至少一个源极选择栅极SSG1和至少一个漏极选择栅极DSG1可形成第一字符串ST1,以及存储单元CG0-CG31沿第二通道CH2(未示出)堆叠,例如,至少一个源极选择栅极SSG2和至少一个漏极选择栅极DSG2可形成第二字符串ST2。
[0130] 第一字符串ST1和第二字符串ST2可电联接至相同漏极选择线DSL和相同源极选择线SSL。第一字符串ST1可电联接至第一位线BL1,第二字符串ST2可电联接至第二位线BL2。
[0131] 尽管在图11中描述了第一字符串ST1和第二字符串ST2被电联接至相同漏极选择线DSL和相同源极选择线SSL,但可认为第一字符串ST1和第二字符串ST2可电联接至相同源极选择线SSL和相同位线BL、第一字符串ST1可电联接至第一漏极选择线DSL1以及第二字符串ST2可电联接至第二漏极选择线SDL2。进一步地,可认为第一字符串ST1和第二字符串ST2可电联接至相同漏极选择线DSL和相同位线BL、第一字符串ST1可电联接至第一源极选择线SSL1以及第二字符串ST2可电联接至第二源极选择线SSL2。
[0132] 图12A-图12C是示出根据本发明的一个实施例的管理索引数据的操作的数据处理系统的框图。例如,图12A-图12C的数据处理系统可以是图1的数据处理系统100。
[0133] 现在参照图12A-图12C,数据处理系统100可包括主机102和存储系统110。图12A中所示的存储系统110可包括控制器130和非易失性存储装置1501和1502。图12B中所示的存储系统110可包括控制器130、易失性存储装置144和非易失性存储装置150。图12C中所示的存储系统110可包括控制器130和非易失性存储装置150。
[0134] 首先,管理索引数据的操作将被描述如下。索引数据可以是用于访问用户数据的内容所需的信息。例如,主机102可通过具有相对较小尺寸的索引数据访问具有相对较大尺寸的用户数据。
[0135] 在该示例中,主机102可通过快速找到对应于用户数据的索引数据来快速地访问期望的用户数据。例如,主机102可管理具有树形结构的索引数据。
[0136] 例如,主机102可管理具有平衡树(B-TREE)结构的多个索引数据,以允许主机102可同时访问多个索引数据中的任何索引数据。因此,B-TREE结构可用于管理多个索引数据。
[0137] 图13示出根据本发明的一个实施例的用于在数据处理系统100中管理多个索引数据的B-TREE结构的示例。
[0138] 参照图13,B-TREE结构可被定义如下。
[0139] 首先,B-TREE结构可首先包括被配置在树形结构中的多个数据节点。每个数据节点可包括一个或多个(多达H个)索引数据,其中,H是等于或大于2的整数。
[0140] 第二,除设定为最深树层次的叶节点外的数据节点中的每个可包括数量可在H/2至H+1范围变化的子数据节点。包括在对应数据节点中的索引数据的值可对应通过划分包括在两个以上数据节点中的索引数据的值获得的值。
[0141] 第三,设定为最浅树层次并不具有父数据节点的根节点可具有两个以上子数据节点。
[0142] 第四,叶节点是被设定为最深树层次且因此不具有子树的节点。因此,所有叶节点可具有相同的树层次。
[0143] 例如,在图13中所示的B-TREE结构中,10个索引数据可具有值4、6、8、18、20、22、24、26、28和30,如参考特征所示。此外,在图3的示例中,索引H为2,即,每个数据节点可包括两个以下索引数据。
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