对于一般的数字讯号同步传输(synchronous transmission)而言，数据 讯号由发送端(transmitting unit)以固定速率传送至接收端(receiving unit)。通常，接收端使用一锁相回路时钟回复系统来检测所接收到的数据 讯号与接收端的时钟讯号的相位差，并调整接收端的时钟讯号的相位与频 率。如此，接收端的时钟讯号将得以与所接收到的数据讯号具有相同相位与 相同频率，以利于接收端对数据讯号进行取样与解调(demodulate)。
请参照图1，图1示出了传统锁相回路时钟回复系统的方块图。传统锁 相回路时钟回复系统100包括有一相位检测器102、一充电泵浦104、一回 路滤波器(Loop Filter)106与一电压控制振荡器(Voltage Controlled Oscillator，VCO)108。相位检测器102用以检测一数据讯号DT与一时钟讯 号CLK的相位差(Phase Difference)，并对应地输出一第一上升讯号(Up signal)UP1、一第一下降讯号DN2及一第二下降讯号DN3及一第二上升讯号 UP4至充电泵浦104。充电泵浦104对应地输出一相位误差讯号(Phase error signal)PE至回路滤波器106，此相位误差讯号PE对应至数据讯号DT与时 钟讯号CLK的相位差。回路滤波器106对相位误差讯号(Phase error signal)PE进行低通滤波处理之后，产生输出讯号LFO。VCO 108根据讯号 LFO的电压电平，调整所输出的时钟讯号CLK的频率与相位，以使时钟讯号 CLK具有与数据讯号DT相同的相位与频率。其中，当第一上升讯号UP1或第 二上升讯号UP4为致能时，相位误差讯号PE的电压将会提高，而当第一下 降讯号DN2或第二下降讯号DN3为致能时，相位误差讯号PE的电压将会降 低。
请参照图2，图2示出了传统相位检测器102的详细电路图。相位检测 器102包括有一第一D型锁存器(D-type latch)202、第二D型锁存器204、 第三D型锁存器206、第四D型锁存器208、第五D型锁存器210、第一异或 门(Exclusive-OR gate，XOR gate)212、第二异或门214、第三异或门216 以及第四异或门218。
第一D型锁存器202的输入端D1接收数据讯号DT。当时钟讯号CLK为 低电平时，数据讯号DT传送至第一D型锁存器202的输出端Q1。第二D型 锁存器204的输入端D2接收第一D型锁存器202的输出讯号。当时钟讯号 CLK为高电平时，第一D型锁存器202的输出讯号传送至第二D型锁存器204 的输出端Q2。第三D型锁存器206的输入端D3接收第二D型锁存器204的 输出讯号。当时钟讯号CLK为低电平时，第二D型锁存器204的输出讯号传 送至第三D型锁存器206的输出端Q3。第四D型锁存器208的输入端D4接 收第三D型锁存器206的输出讯号。当时钟讯号CLK为高电平时，第三D型 锁存器206的输出讯号传送至第四D型锁存器208的输出端Q4。第五D型锁 存器210的输入端D5接收第四D型锁存器208的输出讯号。当时钟讯号CLK 为高电平时，第四D型锁存器208的输出讯号传送至第五D型锁存器210的 输出端Q5。
第一异或门212根据数据讯号DT与第二D型锁存器204的输出讯号， 产生第一上升讯号UP1。第二异或门214根据第二D型锁存器204的输出讯 号与第三D型锁存器206的输出讯号，产生第一下降讯号DN2。第三异或门 216根据第三D型锁存器206的输出讯号与第四D型锁存器208的输出讯号， 产生第二下降讯号DN3。第四异或门218根据第四D型锁存器208的输出讯 号与第五D型锁存器210的输出讯号，产生第二上升讯号UP4。
请参照图3，图3示出了图2的相位检测器102的讯号波形图。假设以 高电平讯号为致能讯号。第一上升讯号UP1的前缘将随着数据讯号DT的前 缘或后缘而改变。当数据讯号DT的前缘或后缘超前时钟讯号CLK的正缘 (rising edge)(或负缘(falling edge))时，充电泵浦104所输出的相位误 差讯号PE的平均值将会上升，以增加VCO 108输出的时钟讯号的频率并加 快其相位；而当数据讯号DT的前缘或后缘落后时钟讯号CLK的正缘或负缘 时，充电泵浦104所输出的相位误差讯号PE的平均值将会下降，以降低VCO 108输出的时钟讯号的频率并减慢其相位。
传统的相位检测器102的第一上升讯号UP1的脉冲宽度为时钟讯号CLK 的周期的0倍至1倍，而第一下降讯号DN2、第二下降讯号DN3、第二上升 讯号UP4的脉冲宽度仅为时钟讯号CLK的周期宽度的1/2倍。当数据讯号DT 落后时钟讯号CLK接近1/2个时钟讯号CLK的周期时，反而可能发生相位检 测器102误以为数据讯号DT超前时钟讯号CLK，而产生大量的第一上升讯号 UP1的脉冲，而加快时钟讯号CLK的相位并提高时钟讯号CLK的频率。这样 一来，极可能造成锁相回路时钟回复系统100无法锁定，或是必须花费较长 的时间来完成锁定。此种情形较常发生在起始状态下。因此，传统的锁相回 路时钟回复系统100的相位锁定范围仅为相位差界于180度与-180度之间的 情况之下。
此外，当数据讯号DT的电平转换(transition)刚好与时钟讯号CLK的 正缘同一时间点产生时，传统的相位检测器102很可能产生相位误差讯号PE 发散而无法锁定的情形。请参照图4，图4示出了当数据讯号DT的电平转换 刚好与时钟讯号CLK的正缘同一时间点产生时的相位检测器102的讯号波形 图。此时，第一异或门212将可能判断错误，而使第一上升讯号UP1不断的 产生脉冲。如此，将使得相位误差讯号PE持续上升而发散，而使得传统锁 相回路时钟回复系统100无法锁定或是锁定的时间过长。
传统锁相回路时钟回复系统100除了上述缺点之外，还可能因为不稳定 (jitter)或噪声而改变其电位，而产生误动作。请参照图5，图5示出了传 统相位检测器102的另一波形图。当数据讯号DT的一脉冲502的宽度小于 一个时钟讯号CLK的周期，且此脉冲的正缘发生在时钟讯号CLK为高电平时， 此时虽然第一上升讯号UP1相对应地产生脉冲504，但第一下降讯号DN2、 第二下降讯号DN3及第二上升讯号UP4并没有相对应的脉冲产生。如此，将 可能导致相位误差讯号PE的直流电平向上飘移，并可能导致相位误差讯号 PE发散而使锁相回路时钟回复系统100无法锁住。
请参照图6，图6示出了传统相位检测器102的又一波形图。当数据讯 号DT的一脉冲602的负缘602A发生时钟讯号CLK为高电平时，且数据讯号 DT的下一个脉冲604的正缘604A与负缘602A相距小于1/2个时钟讯号CLK 的周期，并且正缘604A发生在时钟讯号CLK为低电平时，同样地，此时虽 然第一上升讯号UP1相对应地产生脉冲606，但第一下降讯号DN2、第二下 降讯号DN3及第二上升讯号UP4并没有相对应的脉冲产生。如此，同样地将 可能导致相位误差讯号PE的直流电平向上飘移，并可能导致相位误差讯号 PE发散而使锁相回路时钟回复系统100无法锁住。

有鉴于此，本发明的目的是提供一种相位检测器，可以有效地解决传统 的相位检测器的导致相位误差讯号发散而使锁相回路时钟回复系统无法锁 住的问题。
根据本发明的目的，提出一种相位检测器，包括一第一至第六锁存器、 第一逻辑门、及一第一至第四SR型锁存器。其中，第一锁存器具有一第一 输入端，用以接收数据讯号。第一锁存器由时钟讯号的第一电平所致能。第 二锁存器具有一第二输入端，用以接收第一锁存器所输出的讯号。第二锁存 器由时钟讯号的第二电平所致能。第三锁存器具有一第三输入端，用以接收 第二锁存器所输出的讯号。第三锁存器由时钟讯号的第一电平所致能。第四 锁存器具有一第四输入端，用以接收第三锁存器所输出的讯号，第四锁存器 由时钟讯号的第二电平所致能。第五锁存器具有一第五输入端，用以接收第 四锁存器所输出的讯号。第五锁存器由时钟讯号的第一电平所致能。第六锁 存器具有一第六输入端，用以接收第五锁存器所输出的讯号，第六锁存器由 时钟讯号的第二电平所致能。第一逻辑门，用以对第二锁存器的输出讯号与 第三锁存器的输出讯号进行处理。第一SR型锁存器，具有一第一设置端与 一第一重置端分别接收数据讯号与第一逻辑门的输出讯号，并输出第一上升 讯号。第二SR型锁存器具有一第二设置端与一第二重置端分别接收第二锁 存器的输出讯号与第四锁存器的输出讯号，并输出第一下降讯号。第三SR 型锁存器具有一第三设置端与一第三重置端，分别接收第三锁存器的输出讯 号与第五锁存器的输出讯号，并输出第二下降讯号。而第四SR型锁存器具 有一第四设置端与一第四重置端，分别接收第四锁存器的输出讯号与第六锁 存器的输出讯号，并输出第二上升讯号。
根据本发明的另一目的，提出一种相位检测器，用以检测一数据讯号与 一时钟讯号的相位差，并输出第一上升讯号、一第一下降讯号、一第二下降 讯号及一第二上升讯号至一充电泵浦。充电泵浦对应地输出一相位误差讯 号，时钟讯号、数据讯号、第一上升讯号、第一下降讯号、第二下降讯号及 第二上升讯号的波形均为具有一第一边缘与一第二边缘的脉冲形式波形。相 位检测器包括一第一上升讯号产生电路、第一下降讯号产生电路、第二下降 讯号产生电路及第二上升讯号产生电路。第一上升讯号产生电路用以接收数 据讯号并产生第一上升讯号。当数据讯号产生第一边缘时，第一上升讯号亦 产生第一边缘，之后，在时钟讯号产生第二边缘时，第一上升讯号产生第二 边缘。第一下降讯号产生电路用以产生第一下降讯号，当第一上升讯号产生 第一边缘之后，在时钟讯号产生第一边缘时，第一下降讯号产生第一边缘， 并在一个时钟讯号的周期后，第一下降讯号产生第二边缘。
第二下降讯号产生电路用以产生第二下降讯号。当第一下降讯号产生 第一边缘之后，在时钟讯号产生第二边缘时，第二下降讯号产生第一边缘， 并在一个时钟讯号的周期后，第二下降讯号产生第二边缘。而第二上升讯号 产生电路则是用以产生第二上升讯号。当第二下降讯号产生第一边缘之后， 在时钟讯号产生第一边缘时，第二上升讯号产生第一边缘，并在一个时钟讯 号的周期后，第二上升讯号产生第二边缘。
为使本发明的上述目的、特征、和优点能更明显易懂，下文特举一较佳 实施例，并结合附图式详细说明如下。

图1示出了传统锁相回路时钟回复系统的方块图；
图2示出了传统相位检测器的详细电路图；
图3示出了图2的相位检测器的讯号波形图；
图4示出了当数据讯号的电平转换刚好与时钟讯号的正缘同一时间点产 生时的相位检测器的讯号波形图；
图5示出了传统相位检测器的另一波形图；
图6示出了传统相位检测器的又一波形图；
图7示出了本发明的第一实施例的相位检测器的电路方块图；
图8示出了图7的本发明的相位检测器的讯号波形图；
图9示出了图7的本发明第一实施例的相位检测器的另一讯号波形图；
图10示出了本发明第二实施例的相位检测器的电路方块图；以及
图11示出了图10的本发明第二实施例的相位检测器的讯号波形图。
附图标号说明
100：锁相回路时钟回复系统
102、700、1000：相位检测器
104：充电泵浦
106：回路滤波器
108：电压控制振荡器
202、204、206、208、210：D型锁存器
212、214、216、218：异或门
702、704、706、708、710、712、1002、1004：锁存器
720、722、724：726：SR型锁存器
730、1006：与逻辑门
604A、802、810、812、820、822、826、830、832、902B、904A：正缘
602A、804、806、808、824、828、836、902A、904A、906：负缘
502、504、602、604、606、814、816、818、902、904：脉冲
1008：或逻辑门

为克服传统相位检测器的导致相位误差讯号发散而使锁相回路时钟回 复系统无法锁住的问题，所以在设计上使本发明的相位检测器的第一上升讯 号UP1’的脉冲的宽度介于1/2倍至3/2倍时钟讯号CLK’的周期，第一下 降讯号DN2’、第二下降讯号DN3’、第二上升讯号UP4’的脉冲的宽度等于时 钟讯号CLK’的周期。第一上升讯号UP1的脉冲宽度将随着时钟讯号CLK’ 的负缘与数据讯号DT’的差异而改变。此外，本发明的第一上升讯号UP1’ 的脉冲的负缘将会对准时钟讯号CLK’的负缘，其与数据讯号DT’的脉冲无 关。
本发明的相位检测器仅检测数据讯号DT’的脉冲的正缘或负缘两者之 一，此与图2所示的传统相位检测器同时检测数据讯号DT的脉冲的正缘与 负缘是不相同的。以下实施例是以本发明的相位检测器仅检测数据讯号DT’ 的脉冲的正缘为例说明。如果要使本发明的相位检测器仅检测数据讯号DT’ 的脉冲的负缘的话，仅需让数据讯号DT’先经过一反相器后，再输入本发明 的相位检测器即可实现。
本发明的相位检测器可应用于锁相回路时钟回复系统中。锁相回路时钟 回复系统包括如图1的相位检测器、充电泵浦、回路滤波器及电压控制振荡 器。在此我们以不同符号表示，例如本发明的相位检测器用以检测数据讯号 DT’与时钟讯号CLK’的相位差，并据以输出第一上升讯号UP1’、第一下降 讯号DN2’、第二下降讯号DN3’及第二上升讯号UP4’至充电泵浦。充电泵 浦对应地输出一相位误差讯号PE’。回路滤波器用以接收相位误差讯号PE’。 而电压控制振荡器则是用以接收回路滤波器的输出讯号，并输出时钟讯号 CLK’。其中，时钟讯号CLK’、数据讯号DT’、第一上升讯号UP1’、第一下降 讯号DN2’、第二下降讯号DN3’及第二上升讯号UP4’的波形均为具有一第 一边缘，例如是正缘，与一第二边缘，例如是负缘，的脉冲形式波形。而时 钟讯号CLK’具有一第一电平分(first level portion)，例如是低电平分， 与一第二电平分，例如是高电平分。
充电泵浦具有一电容与多个电流源(current source)，当第一上升讯号 UP1’与第二上升讯号UP4’为致能时，这些电流源对电容充电，以提高相位 误差讯号PE’的电压电位。当第一下降讯号DN2’与第二下降讯号DN3’为 致能时，这些电流源系对电容放电，以降低相位误差讯号PE’的电压电位。
实施例一
请参照图7，图7示出了本发明的第一实施例的相位检测器的电路方块 图。本发明的相位检测器700包括一第一锁存器702、第二锁存器704、第 三锁存器706、第四锁存器708、第五锁存器710、第六锁存器712、第一逻 辑门(logic gate)、第一SR型锁存器720、第二SR型锁存器722、第三SR 型锁存器724及第四SR型锁存器726。其中，第一、第二及第三锁存器702、 704及706、第一逻辑门730与第一SR型锁存器720组合成第一上升讯号产 生电路，其接收数据讯号DT’与时钟讯号CLK’，产生第一上升讯号UP1’。 第一至第四锁存器702至708与第二SR型锁存器722系组合成第一下降讯 号产生电路，亦接收数据讯号DT’与时钟讯号CLK’，产生第一下降讯号DN2’。 第一至第五锁存器702至710与第三SR型锁存器724组合成第二下降讯号 产生电路，亦接收数据讯号DT’与时钟讯号CLK’，产生第二下降讯号DN3’。 而第一至第六锁存器702至712与第四SR型锁存器726组合成第二上升讯 号产生电路，亦接收数据讯号DT’与时钟讯号CLK’，产生第一上升讯号UP4’。 其中，第一至第六锁存器702至712为D型锁存器，第一逻辑门为与逻辑门 (AND gate)730。
每个D型锁存器具有一输入端D、一输出端Q与一致能端E。每个SR型 锁存器则具有一设置端S、一重置端R及一输出端Q。时钟讯号CLK’输入至 每个D型锁存器的致能端E，以致能(enable)或非致能(disable)每个D型锁 存器。当锁存器被致能时，从输入端D输入的讯号将直接传送至输出端Q。 而当锁存器被非致能时，输出端Q的输出讯号将维持在非致能前的电位。此 外，RS型锁存器的真值表(true table)则如表一：
    表一   S   R   Q   0   0   Q   0   1   0   1   0   1   1   1   0
第一锁存器702具有一第一输入端D1，用以接收数据讯号DT’，并由时 钟讯号CLK’的低电平所致能。第二锁存器704具有一第二输入端D2，用以 接收第一锁存器702所输出的讯号，并由时钟讯号CLK’的高电平分所致能。 第三锁存器706具有一第三输入端D3，用以接收第二锁存器704所输出的讯 号，并由时钟讯号CLK’的低电平分所致能。第四锁存器708具有一第四输 入端D4，用以接收第三锁存器706所输出的讯号，并由时钟讯号CLK’的高 电平所致能。第五锁存器710具有一第五输入端D5，用以接收第四锁存器 708所输出的讯号，并由时钟讯号CLK’的低电平所致能。第六锁存器712 具有一第六输入端D6，用以接收第五锁存器710所输出的讯号，并由时钟讯 号CLK’的高电平所致能。
与逻辑门730用以对第二锁存器704的输出讯号与第三锁存器706的输 出讯号进行与运算(AND operation)。第一SR型锁存器720具有一第一设置 端Sa与一第一重置端Ra，分别接收数据讯号DT’与逻辑门730的输出讯号， 并输出第一上升讯号UP1’。第二SR型锁存器722具有一第二设置端Sb与一 第二重置端Rb，分别接收第二锁存器704的输出讯号与第四锁存器708的输 出讯号，并输出第一下降讯号DN2’。第三SR型锁存器724具有一第三设置 端Sc与一第三重置端Rc，分别接收第三锁存器706的输出讯号与第五锁存 器710的输出讯号，并输出第二下降讯号DN3’。第四SR型锁存器726具有 一第四设置端Sd与一第四重置端Rd，分别接收第四锁存器708的输出讯号 与收第六锁存器712的输出讯号，并输出第二上升讯号UP4’。
请参照图8，图8示出了图7的本发明的相位检测器的讯号波形图。现 以讯号Q1、Q2、Q3及Q4分别代表第一锁存器702至第四锁存器708的输出 讯号，并以讯号Q2、Q3代表与逻辑门730的输出讯号。当如图1的锁相回 路时钟回复系统锁定时，本发明以图7中的相位检测器会将时钟讯号CLK’ 的负缘锁在数据讯号DT’的正缘之处。例如图8所示，当时钟讯号CLK’的 负缘804与数据讯号DT’的正缘802切齐时，锁相回路时钟回复系统则完成 锁定。
当数据讯号DT’产生正缘时，上述第一上升讯号产生电路输出的第一上 升讯号UP1’亦产生正缘。之后，在时钟讯号CLK’产生负缘时，第一上升 讯号UP1’产生负缘。由于本发明的第一上升讯号UP1’的脉冲的负缘将对 准时钟讯号CLK’的负缘，例如负缘806与负缘808对准，且第一上升讯号 UP1’的脉冲的正缘将对准数据讯号DT’的正缘，例如正缘810与正缘812 对准，所以第一上升讯号UP1’的脉冲宽度将随着数据讯号DT’的正缘与时 钟讯号CLK’的负缘的差异而改变，如脉冲814、816及818。
当第一上升讯号UP1’产生正缘810之后，在时钟讯号CLK’产生正缘 820时，上述第一下降讯号产生电路输出的第一下降讯号DN2’产生正缘822。 并在一个时钟讯号CLK’的周期后，第一下降讯号DN2’产生负缘824。当第 一下降讯号DN2’产生正缘822之后，在时钟讯号CLK’产生负缘808时， 上述第二下降讯号产生电路输出的第二下降讯号DN3’产生正缘826。并在 一个时钟讯号CLK’的周期后，第二下降讯号DN3’产生负缘828。当第二下 降讯号DN3’产生正缘826之后，在时钟讯号CLK’产生正缘830时，上述 第二上升讯号产生电路输出的第二上升讯号UP4’产生正缘832。并在一个 时钟讯号CLK’的周期后，第二上升讯号UP4’产生负缘836。
图7的本发明的第一实施例的相位检测器700可以解决图6所示的传统 相位检测器102的可能导致相位误差讯号PE发散的问题。请参照图9，图9 示出了图7的本发明第一实施例的相位检测器的另一讯号波形图。图9示出 了当数据讯号DT’的一脉冲902的负缘902A发生时钟讯号CLK’为高电平 时，且数据讯号DT’的下一个脉冲904的正缘904A与负缘902A相距小于 1/2个时钟讯号CLK’的周期，并且正缘904A发生在时钟讯号CLK’为低电 平时的情形。
按照本发明的第一实施例的相位检测器700的操作原理判断，时钟讯号 CLK’的负缘906应该锁定至数据讯号DT’的脉冲902的正缘902B之处，而 使第一上升讯号UP1’的脉冲宽度加长。然而，由于数据讯号DT’的负缘902A 与正缘904A的间距过短，此种情况多半是由于噪声或是不稳定所造成的不 正常状态。本发明的相位检测器700利用讯号与逻辑门730的输出讯号Q2、 Q3，与数据讯号DT’分别输入到第一锁存器702的第一设置端Sa与一第一 重置端Ra，以SR型锁存器的特性(Sa＝0，Ra＝1时，UP1’维持0输出)，而 忽略掉数据讯号DT’的正缘904A，而使第一上升讯号UP1’在此状况下不会 产生对应至正缘904A的脉冲，以求相位误差讯号PE’的稳定。与传统相位 检测器102于此种情况下仍产生一个第一上升讯号UP的脉冲而造成相位误 差讯号PE电平飘移的作法相较，本发明可以有效地避免相位误差讯号PE的 电平飘移甚至发散，而得以使锁相回路时钟回复系统得以快速锁定。
为了解决如图5所示的传统相位检测器102的另一问题，可在第一实施 例的相位检测器700中加上一个补偿电路，以得到下文所述的本发明的第二
实施例的相位检测器。
实施例二
请参照图10，图10示出了本发明第二实施例的相位检测器的电路方块 图。与第一实施例相位检测器700不同的是，第二实施例相位检测器1000 的第一上升讯号产生电路还具有一补偿电路，此补偿电路包括一第七锁存器 1002、一第八锁存器1004、一或逻辑门1008及一第二逻辑门。第二逻辑门 为与逻辑门1006。
第七锁存器1002具有一第七输入端D7，用以接收数据讯号DT’，并由 时钟讯号CLK’的高电平分所致能。第八锁存器1004具有一第八输入端D8， 用以接收第七锁存器1002的输出讯号，并由时钟讯号CLK’的低电平分所致 能。与逻辑门1006用以对第八锁存器1004的输出讯号与第三锁存器706的 输出讯号的反相讯号进行与逻辑运算。其中，数据讯号DT’及与逻辑门1006 的输出讯号S是同时输入或逻辑门1008中，进行或(OR)逻辑处理之后，得 到讯号DT”以输入至第一锁存器702的第一输入端D1。
第二实施例的相位检测器1000的补偿电路，产生的讯号DT”，取代过短 的数据讯号DT’的脉冲，并通过输出讯号S与数据讯号DT’作或(OR)逻辑 处理，以达到延长过短的数据讯号DT’的脉冲，然后进一步产生较长的第一 上升讯号UP1’的脉冲，以使第一下降讯号DN2’、第二下降讯号DN3’、第二 上升讯号UP4’得以产生相对应的脉冲。藉此，本发明第二实施例的相位检 测器1000可以解决图5所示的传统相位检测器102的可能导致相位误差讯 号PE发散的问题。
请参照图11，图11示出了图10的本发明第二实施例的相位检测器的讯 号波形图。讯号Q1V’、Q2V’及Q3V’代表没有补偿电路的第一、第二及第 三锁存器702、704及706的原始输出讯号，而讯号Q1V”、Q2V”及Q3V”代 表加入补偿电路之后的第一、第二及第三锁存器702、704及706的输出讯 号。Q7及Q8代表第七及第八锁存器1002及1004的输出讯号。当数据讯号 DT’的一脉冲1102的宽度小于一个时钟讯号CLK’的周期，且脉冲1102的 正缘1102A发生在时钟讯号CLK’为高电平时，藉由补偿电路，第一上升讯 号UP1’将相对应地产生脉冲宽度较脉冲1102的宽度为长的脉冲1104，使 得第一下降讯号DN2’、第二下降讯号DN3’及第二上升讯号UP4’得以相对 应的分别产生脉冲1106、1108及1110。如此，可避免相位误差讯号PE’发 散而使锁相回路时钟回复系统无法锁住的问题。
本发明上述第一实施例与第二实施例所披露的相位检测器具有以下优 点。首先，由于本发明的上升讯号UP1’与UP4’、下降讯号DN2’与下降讯 号DN3’所产生的脉冲数较传统的相位检测器102少，故本发明所对应的相 位误差讯号的电压变化较为缓慢，也较为稳定，同时，也较不受到噪声与不 稳定的影响。
其次，传统的相位检测器102因为对不稳定的容忍度较差，故容易使上 升讯号UP1与UP4及下降讯号DN2与DN3产生错误，如图5及图6所示。而 本发明的相位检测器具有加强对不稳定的处理能力，从而避免相位误差讯号 PE’的电平飘移甚至发散的情形，而得以使锁相回路时钟回复系统快速锁定。
此外，由于数据讯号DT’在接收端进行解调时，往往会因为制造因素或 者外在因素的影响，而造成数据讯号DT’的正缘与负缘无法平衡 (Non-balance)，亦即，数据讯号DT’的正缘与时钟讯号的负缘的相位差， 与数据讯号DT’的负缘与时钟讯号的负缘的相位差并不相等。这样的现象对 一般的相位检测器而言，是极大的考验。由于本发明的相位检测器仅抓取数 据讯号DT’的正缘或负缘之一来检测其与时钟讯号的负缘的相位差，所以当 数据讯号DT’受到种种因素的影响而使得脉冲宽度改变，而造成数据讯号 DT’的正缘与负缘无法平衡时，并不会影响到本发明的相位检测器的正常操 作。
而且，由于本发明的上升讯号UP1’与UP4’及下降讯号DN2’与DN3’ 的变化速度较传统缓慢，所以本发明所需使用的电阻电容的值可以较传统的 小，而可节省电路面积。
另外，传统的上升讯号UP1与UP4及下降讯号DN2与DN3的脉冲宽度约 为0-1倍的时钟讯号的周期。当脉冲宽度较窄时，脉冲宽度与相位差已不再 有直接的关系，而是受到数据讯号DT的正缘与负缘的影响。因此，其上升 讯号UP1与UP4及下降讯号DN2与DN3的脉冲宽度较不平衡，差异性较大。 而本发明的上升讯号UP1’与UP4’及下降讯号DN2’与DN3’的脉冲宽度较 大，约为1/2倍至3/2倍的时钟讯号的周期，其受到数据讯号DT’的正缘与 负缘的影响较小，上升讯号UP1’与UP4’及下降讯号DN2’与DN3’的脉冲 宽度亦较为接近。再者，由于上升讯号UP1’与UP4’及下降讯号DN2’与 DN3’电压电平切换的速度较不频繁，所以本发明还具有较为省电的优点。
综上所述，虽然本发明已以一较佳实施例披露如上，但其并非用以限定 本发明，本领域的技术人员在不脱离本发明的精神和范围的前提下，可作各 种的更动与润饰，因此本发明的保护范围以本发明的权利要求为准。