参阅图1以及图2，图1是先前技术利用P型晶体管组成的负电压变换 器10的电路图，图1的负电压变换器10具有一节点X。图2是节点X的电 压随着晶体管16的临界电压Vth电压变化而变化的情形。负电压变换器10 利用P型晶体管(PMOS or PTFT)组成，其目的是用来将输入的正电压或0V 的供应电源转换成电路或组件所需的负直流供应电压。负电压变换器10包 含一电压输入电路12以及一电压放大电路14。电压输入电路12包含一P 型晶体管16以及一电容18，电容18耦接一时钟脉冲信号CLK。电压放大 电路14是一P型晶体管。电压输入电路12的输入电压为0V，而时钟脉冲 信号CLK为一振幅在0～5V之间的方波。由于P型晶体管制造工艺的差异， 会导致生产的P型晶体管会有不同的临界电压。如图2所示，曲线51、52、 53、54分别表示当P型晶体管的临界电压Vth为-1V、-2V、-3V、-4V时， 位于节点X的电压波形。明显地，不同的临界电压Vth大小会使得位于节点 X的电压的输出波形产生严重的输出差异。
请一并参阅图1以及图3，图3是负电压变换器10在不同的临界电压所 产生的输出电压VOUT。如图3所示，曲线61、62、63、64分别表示当P型 晶体管的临界电压Vth为-1V、-2V、-3V、-4V时，位于输出电压VOUT的电 压波形。假设节点X的电压为0～-5V的方波，则电压放大电路14的输出电 压VOUT将随着临界电压Vth的变化而有接近3V的差异。也就是说，每个 电压输入电路12与电压放大电路14的晶体管因为制造工艺差异会引起不同 的输出电压。因此，随着使用的电压输入电路12与电压放大电路14的个数 增多，使得输出电压的误差会越来越严重。举例来说，假设负电压变换器由 1个电压输入电路与2个电压放大电路组成，因P型晶体管因制造工艺差异 分别具有临界电压-1V和-4V，此时每个电压输入电路和电压放大电路都会 有3V的输出差异。如此一来，整个负电压变换器10的输出电压的差异将会 放大到9V，这将会直接影响后续的电路与组件操作。这个问题除了会让电 路设计增加困难，操作变异增大，并将严重影响产品良率。
因此开发一种可降低由于P型晶体管(PMOSFET or PTFT)制造工艺的 组件临界电压变化而导致输出差异的负电压变换器电路是亟待努力的目标。

有鉴于此，本发明的目的是提供一种负电压变换器电路，可降低由于P 型晶体管(PMOSFET or PTFT)制造工艺的组件临界电压变化而导致的输出 差异，以解决上述先前技术的问题。
本发明的一实施例提供一种负电压变换器，其包含一信号输入端、一信 号输出端、一第一晶体管、一第二晶体管、一第三晶体管、一第四晶体管、 一第五晶体管以及一第六晶体管。该第一晶体管包含一第一端、一第二端以 及一控制端，该第一晶体管的该第一端以及该控制端耦接该信号输入端。该 第二晶体管包含一第一端、一第二端以及一控制端，该第二晶体管的该第一 端耦接该信号输入端，该第二晶体管的该控制端耦接一第一时钟脉冲信号以 及该第一晶体管的该第二端。该第三晶体管包含一第一端、一第二端以及一 控制端，该第三晶体管的该第一端耦接该信号输入端，该第三晶体管的该控 制端耦接一第二时钟脉冲信号以及该第二晶体管的该第二端。该第四晶体管 包含一第一端、一第二端以及一控制端，该第四晶体管的该第一端耦接该第 三晶体管的该第二端，该第四晶体管的该控制端耦接该第三晶体管的该第二 端以及该第一时钟脉冲信号。该第五晶体管包含一第一端、一第二端以及一 控制端，该第五晶体管的该第一端耦接该第三晶体管的该第二端，该第五晶 体管的该控制端耦接该第四晶体管的该第二端以及该第二时钟脉冲信号。该 第六晶体管包含一第一端、一第二端以及一控制端，该第六晶体管的该第一 端耦接该第三晶体管的该第二端，该第六晶体管的该第二端耦接该信号输出 端，该第六晶体管的该控制端耦接该第五晶体管的该第二端以及该第一时钟 脉冲信号。
本发明的另一实施例提供一种负电压变换器，其包含一信号输入端、一 信号输出端、一电压输入电路、复数个第一电压放大电路以及复数个第二电 压放大电路。该电压输入电路包含一第一晶体管、一第二晶体管以及一第三 晶体管。该第一晶体管包含一第一端、一第二端以及一控制端，该第一晶体 管的该第一端以及该控制端耦接该信号输入端。该第二晶体管包含一第一 端、一第二端以及一控制端，该第二晶体管的该第一端耦接该信号输入端， 该第二晶体管的该第二端耦接该第二时钟脉冲信号，该第二晶体管的该控制 端耦接该第一时钟脉冲信号以及该第一晶体管的该第二端。该第三晶体管包 含一第一端、一第二端以及一控制端，该第三晶体管的该第一端耦接该输入 端，该第三晶体管的该控制端耦接一第二时钟脉冲信号以及该第二晶体管的 该第二端。每一第一电压放大电路包含一第一输入端、一第一输出端、一第 四晶体管、一第五晶体管以及一第六晶体管。该第四晶体管包含一第一端、 一第二端以及一控制端，该第四晶体管的该第一端耦接该第一输入端，该第 四晶体管的该控制端耦接该第一输入端。该第五晶体管包含一第一端、一第 二端以及一控制端，该第五晶体管的该第一端耦接该第一输入端，该第五晶 体管的该控制端耦接该第四晶体管的该第二端以及一第三时钟脉冲信号。该 第六晶体管包含一第一端、一第二端以及一控制端，该第六晶体管的该第一 端耦接该第一输入端，该第六晶体管的该第二端耦接该第一输出端，该第六 晶体管的该控制端耦接该第五晶体管的该第二端以及一第四时钟脉冲信号。 每一第二电压放大电路包含一第二输入端、一第二输出端、一第七晶体管、 一第八晶体管以及一第九晶体管。该第七晶体管包含一第一端、一第二端以 及一控制端，该第七晶体管的该第一端耦接该第二输入端，该第七晶体管的 该控制端耦接该第二输入端。该第八晶体管包含一第一端、一第二端以及一 控制端，该第八晶体管的该第一端耦接该第二输入端，该第八晶体管的该控 制端耦接该第七晶体管的该第二端以及一第五时钟脉冲信号。该第九晶体管 包含一第一端、一第二端以及一控制端，该第九晶体管的该第一端耦接该第 二输入端，该第九晶体管的该第二端耦接该第二输出端，该第六晶体管的该 控制端耦接该第八晶体管的该第二端以及一第六时钟脉冲信号。该复数个第 一电压放大电路的一第一电压放大电路的该第一输入端耦接于该电压输入 电路的信号输出端或是该复数个第二电压放大电路的一第二电压放大电路 的该第二输出端，该复数个第一电压放大电路的一第一电压放大电路的该第 一输出端耦接于该信号输出端或是该复数个第二电压放大电路的一第二电 压放大电路的该第二输入端。
本发明可降低由于P型晶体管(PMOSFET or PTFT)制造工艺的组件临 界电压变化而导致的输出差异。

图1是先前技术利用P型晶体管组成的负电压变换器的电路图。
图2是图1的负电压变换器位于节点X在不同晶体管的临界电压Vth 的电压变化。
图3是图1的负电压变换器电路在不同的临界电压所产生的输出电压。
图4为本发明的负电压变换器的第一实施例的电路图。
图5是图4的电压VO1、VO2、VOUT的波形图。
图6是本发明的第二实施例的负电压变换器的电路图。
图7是本发明的第三实施例的负电压变换器的电路图。
图8是第一时钟脉冲信号、第三时钟脉冲信号、第四时钟脉冲信号以及 图7的第一电压放大电路的节点VO1、VO2以及VO3的电压的波形图。
主要组件符号说明：
10       负电压变换器       12        电压输入电路
14、16   晶体管             18、22    电容
M1-M9    晶体管             102       电压输入电路
104、106 电压放大电路       100、200  负电压变换器
300      负电压变换器       114、116  电压放大电路
1141     第一输入端         1142      第一输出端
1161     第二输入端         1162      第二输出端
C1-C8    电容
116      电压放大电路       CLK1-CLK6 时钟脉冲信号

请参阅图4，图4为本发明的负电压变换器(converter)100的第一实施例 的电路图。负电压变换器100包含一电压输入电路102以及一电压放大电路 104。电压输入电路102可将由信号输入端1021输入的直流电压Vss输入至 电压放大电路104，而电压放大电路104可将直流电压Vss放大并转换成所 需要的负直流电压，并由信号输出端1022输出。
电压输入电路102包含一第一晶体管M1、一第二晶体管M2以及一第 三晶体管M3，晶体管M1-M3是P型金氧半晶体管。第一晶体管M1的控制 端连接于负电压变换器100的信号输入端1021，该信号输入端1021耦接于 一直流供应电压Vss。第一晶体管M1的第一端耦接于信号输入端1021。第 二晶体管M2的第一端耦接信号输入端1021，其控制端耦接于第一晶体管 M1的第二端于节点N1，并耦接于经由电容C1导通的第一时钟脉冲信号 CLK1。第三晶体管M3的第一端耦接信号输入端1021，其控制端耦接第二 晶体管M2的第二端于节点N2，并耦接于经由电容C2导通的一第二时钟脉 冲信号CLK2。第一时钟脉冲信号CLK1以及第二时钟脉冲信号CLK2的相 位相差180度。
请参阅图4。由于第一时钟脉冲信号CLK1与第二时钟脉冲信号的相位 相差180度，故当第一时钟脉冲信号CLK1电压为低电压准位(VL)时，第二 时钟脉冲信号CLK2电压为高电压准位(VH)，而当第一时钟脉冲信号CLK1 电压为高电压准位(VH)时，第二时钟脉冲信号CLK2电压为低电压准位(VL)， 在本实施例中，VH＝5V，VL＝0V。第一以及第二时钟脉冲信号CLK1、CLK2 经由电容C1、C2的电容耦合效应后，会使得施加于晶体管M2、M3的控制 端(即节点N1、N2)的电压Va1、Va2变小(Vss＞min(Va1)＞min(Va2))。由 于第一时钟脉冲信号CLK1与第二时钟脉冲信号CLK2经由电容耦合作用会 持续拉低施加于晶体管M2、M3的控制端的电压Va1、Va2，因此电压Va2 的低点值会远小于输入电压Vss，故输入电压Vss能够不受制造工艺差异影 响进入到电压放大电路104。
电压放大电路104包含一第四晶体管M4、一第五晶体管M5以及一第 六晶体管M6。晶体管M4-M6都是P型金氧半晶体管。第四晶体管M4的第 一端耦接第三晶体管M3的第二端，其控制端耦接第三晶体管M3的第二端 以及经由电容C3耦合的第一时钟脉冲信号CLK1。第五晶体管M5的第一 端耦接第三晶体管M3的第二端，其控制端耦接第四晶体管M4的第二端以 及经由电容C5耦合的第二时钟脉冲信号CLK2。第六晶体管M6的第一端 耦接第三晶体管M3的第二端，第六晶体管M6的第二端耦接信号输出端 1022，第六晶体管M6的控制端耦接第五晶体管M5的第二端以及经由电容 C6耦合的第一时钟脉冲信号CLK1。
请一并参阅图4以及图5。图5是图4的第六晶体管M6的第一端、控 制端和第二端的电压VO1、VO2、VOUT的波形图。当电压VO2大于第六晶体 管M6的临界电压VTH6时，第六晶体管M6的第一端、第二端和控制端的电 压VO1、电压VOUT、VO2的关系可表示为：
VOUT≈VO1，当|VO2|-|VTH6|＞|VO1|
VOUT≈VO2-VTH6，当|VO2|-|VTH6|＜|VO1|。
若要使信号输出端的输出电压VOUT与电压VO1的低电压准位值相近， 且不受临界电压VTH6变化的影响，则电压VO2的低电压准位值必须满足 |VO2|＞|VO1|+|VTH6|的条件。
如图5所示，当时段T0-T1时，电压VO1位于高电压准位且电压VO2 与电压VO1相等，因此第六晶体管M6是关闭状态，故电压VO1不会输出到 信号输出端。举例来说，当电压VO1的高电压准位为0V，则电压VO2的高 电压准位也会是0V，因此第六晶体管M6是关闭状态，故电压VO1不会输 出到信号输出端1022。
当时段T1-T2时，电压VO1位于低电压准位，电压VO2会比电压VO1 低约一个第一时钟脉冲信号CLK1的振幅大小(即VH-VL)。举例来说，当电 压VO1低电压准位为-5V，且第一时钟脉冲信号CLK1的振幅VH-VL＝5V， 则电压VO2低电压准位约为-10V，因此即使第六晶体管M6的临界电压VTH6 有所差异，VO2的低点电压值都可满足|VO2|＞|VO1|+|VTH3|的条件，因此输出电 压VOUT都可维持在-5V不变。
请参阅图6，图6是本发明的第二实施例的负电压变换器200的电路图。 负电压变换器200包含一信号输入端、一信号输出端、一电压输入电路102、 复数个第一电压放大电路104以及复数个第二电压放大电路106。第一电压 放大电路104以及第二电压放大电路106彼此相互串连。图6的电压输入电 路102的运作原理与图4所示的电压输入电路102相同，在此不另赘述。在 本实施例中，第一时钟脉冲信号CLK1以及第二时钟脉冲信号CLK2的相位 相差180度。
每一第一电压放大电路104包含一第一输入端1041、一第一输出端 1042、一第四晶体管M4、一第五晶体管M5以及一第六晶体管M6。晶体管 M4-M6都是P型金氧半晶体管。第四晶体管M4的第一端耦接第一输入端 1041，其控制端耦接第一输入端1041以及经由电容C3耦合的第一时钟脉冲 信号CLK1。第五晶体管M5的第一端耦接第一输入端1041，其控制端耦接 第四晶体管M4的第二端以及经由电容C4耦合的第二时钟脉冲信号CLK2。 第六晶体管M6的第一端耦接第一输入端1041，第六晶体管M6的第二端耦 接第一输出端1042，第六晶体管M6的控制端耦接第五晶体管M5的第二端 以及经由电容C5耦合的第一时钟脉冲信号CLK1。由于每一电压放大电路 104的目的是用来将第一输入端1041的输入电压的电位拉低一个第一时钟 脉冲信号CLK1的振幅大小(在本实施例为5V)，并由第一输出端1042输出。
每一第二电压放大电路106包含一第二输入端1061、一第二输出端 1062、一第七晶体管M7、一第八晶体管M8以及一第九晶体管M9。晶体管 M7-M9都是P型金氧半晶体管。第七晶体管M7的第一端耦接第二输入端 1061，其控制端耦接第二输入端1061以及一经由电容C6耦合的第二时钟脉 冲信号CLK2。第八晶体管M8的第一端耦接第二输入端1061，其控制端耦 接第七晶体管M7的第二端以及经由电容C7耦合的第一时钟脉冲信号 CLK1。第九晶体管M9的第一端耦接第二输入端1061，第九晶体管M9的 第二端耦接第二输出端1062，第九晶体管M9的控制端耦接第八晶体管M8 的第二端以及经由电容C8耦合的第二时钟脉冲信号CLK2。第二电压放大 电路106的运作原理基本上类似于第一电压放大电路104，在此不再赘述。 因此第二电压放大电路106也用来输出用来将第二输入端1061的输入电压 的电位拉低一个第二时钟脉冲信号CLK2的振幅大小(在本实施例为5V)，并 由第二输出端1062输出。
由于每一第一电压放大电路104在第一输入端1041的输入电压与第一 输出端1042的输出电压的电位相差一个第一时钟脉冲信号CLK1的振幅大 小，而且每一第二电压放大电路106在第二输入端1061的输入电压与第二 输出端1062的输出电压的电位相差一个第二时钟脉冲信号CLK2的振幅大 小，所以可将第一电压放大电路104以及第二电压放大电路106交互串接。 也就是说，第一电压放大电路104的第一输入端1041耦接于电压输入电路 102的输出端或是第二电压放大电路106的第二输出端1062；而第一电压放 大电路104的第一输出端1042耦接于信号输出端VOUT或是第二电压放大电 路106的第二输入端1061。第二电压放大电路106的第二输入端1061耦接 于电压输入电路102的输出端或是第一电压放大电路106的第一输出端 1042；而第二电压放大电路106的第二输出端1062耦接于信号输出端VOUT 或是第一电压放大电路104的第一输入端1041。
请参阅图7，图7是本发明的第三实施例的负电压变换器300的电路图。 负电压变换器300包含一信号输入端、一信号输出端、一电压输入电路102、 复数个第一电压放大电路114以及复数个第二电压放大电路116。第一电压 放大电路114以及第二电压放大电路116是彼此相互串连。图7的电压输入 电路102的运作原理与图4所示的电压输入电路102相同，在此不另赘述。
每一第一电压放大电路114包含一第一输入端1141、一第一输出端 1142、一第四晶体管M4、一第五晶体管M5以及一第六晶体管M6。晶体管 M4-M6都是P型金氧半晶体管。第四晶体管M4的第一端耦接第一输入端 1141，其控制端耦接第一输入端1141以及经由电容C3耦合的第一时钟脉冲 信号CLK1。第五晶体管M5的第一端耦接第一输入端1141，其控制端耦接 第四晶体管M4的第二端以及经由电容C4耦合的第三时钟脉冲信号CLK3。 第六晶体管M6的第一端耦接第一输入端1141，第六晶体管M6的第二端耦 接第一输出端1142，第六晶体管M6的控制端耦接第五晶体管M5的第二端 以及经由电容C5耦合的第四时钟脉冲信号CLK4。第四时钟脉冲信号CLK4 以及第三时钟脉冲信号CLK3的相位相差180度。第三时钟脉冲信号CLK3 的责任周期(duty cycle)小于第一时钟脉冲信号CLK1的责任周期，第四时钟 脉冲信号CLK4的责任周期大于第一时钟脉冲信号CLK1的责任周期。
每一第二电压放大电路116包含一第二输入端1161、一第二输出端 1162、一第七晶体管M7、一第八晶体管M8以及一第九晶体管M9。晶体管 M7-M9都是P型金氧半晶体管。第七晶体管M7的第一端耦接第二输入端 1161，其控制端耦接第二输入端1161以及一经由电容C6耦合的第二时钟脉 冲信号CLK2。第八晶体管M8的第一端耦接第二输入端1161，其控制端耦 接第七晶体管M7的第二端以及经由电容C7耦合的第五时钟脉冲信号 CLK5。第九晶体管M9的第一端耦接第二输入端1161，第九晶体管M9的 第二端耦接第二输出端1062，第九晶体管M9的控制端耦接第八晶体管M8 的第二端以及经由电容C8耦合的第六时钟脉冲信号CLK6。第六时钟脉冲 信号CLK6以及第五时钟脉冲信号CLK5的相位相差180度。除此之外，第 六时钟脉冲信号CLK6的责任周期小于第二时钟脉冲信号CLK2的责任周 期，第五时钟脉冲信号CLK5的责任周期大于第二时钟脉冲信号CLK2的责 任周期。较佳地，第六时钟脉冲信号CLK6与第三时钟脉冲信号CLK3具有 相同的波形与周期，第四时钟脉冲信号CLK4与第五时钟脉冲信号CLK5具 有相同的波形与周期。
请一并参阅图7以及图8。图8是第一时钟脉冲信号、第四时钟脉冲信 号、第三时钟脉冲信号以及图7的第一电压放大电路114的第六晶体管M6 的第一端、控制端和第二端的节点VO1、VO2以及VO3的电压的波形图。当 电压VO2大于第六晶体管M6的临界电压VTH6时，第六晶体管M6的第一端、 第二端和控制端的电压Vol、VO3、VO2的关系可表示为：
VO3≈VO1，当|VO2|-|VTH6|＞|VO1|
VO3≈VO2-VTH6，当|VO2|-|VTH6|＜|VO1|。
若要使第一输出端1142的输出电压VO3与电压VO1的低电压准位值相 近，且不受临界电压VTH6变化的影响，则电压VO2的低电压准位值必须满足 |VO2|＞|VO1|+|VTH6|的条件。
请一并参阅图7以及图8。第四时钟脉冲信号CLK4上升比第一时钟脉 冲信号CLK1提早t11时间上升，下降则慢t12时间，较佳地，t11、t12可 以设定在10nS～5uS之间。在时段t11之间，电压VO2由VA(-10V)升高到 VB(-5V)，而在时段t12之间，电压VO2由VC(0V)降低到VB。当时间到达tA 时，第四时钟脉冲电压CLK3由高电压准位降低到低电压准位，晶体管M5 因此导通，第四时钟脉冲信号CLK4由低电压准位升高到高电压准位，晶体 管M6因此关闭。在此同时电压VO2由VA升高到VB，使得与电压VO1具有 相同电位(-5V)。当时间到达tB时，第一时钟脉冲信号CLK1由低电压准位 升高到高电压准位，电压VO1也因耦合效应而升高到VC，故晶体管M5尚在 导通状态，连带使电压VO2也升高至和VO1相同电位，因此晶体管M6关闭， 因此电压VO1的高电压准位VC不会输出到VO3，使VO3维持在低电位。
当到达时点tC时，第一时钟脉冲信号CLK1由高电压准位降低到低电压 准位，电压VO1也因耦合效应而降低至VB，因晶体管M5尚在导通状态，连 带使VO2也降低至和VO3相同电位的VB。当时间到达tD时，第三时钟脉冲 信号CLK3由低电压准位升高到高电压准位，晶体管M5因此关闭，第四时 钟脉冲信号CLK4由高电压准位降低，并经由耦合效应使得电压VO2降低到 VA。此一电压比VO1电压低约一个第四时钟脉冲信号CLK4的振幅，因此即 使晶体管M6的临界电压因制造工艺而有差异，输出电压VO3仍可维持在与 电压VO1的低电压准位相同的电位。因此，第一电压放大电路114也用来输 出用来将第一输入端1141的输入电压的电位拉低一个第一时钟脉冲信号 CLK1的振幅大小，并由第一输出端1142输出。因此输出电压不因制造工艺 参数变异而有所影响。
须特别注意的是，由于第一电压放大电路114与第二电压放大电路116 的结构相同，且在本实施例中，因为第一时钟脉冲信号CLK1和第二时钟脉 冲信号CLK2是互补信号，第六时钟脉冲信号CLK6与第三时钟脉冲信号 CLK3相同，第四时钟脉冲信号CLK4与第五时钟脉冲信号CLK5相同，所 以第一电压放大电路114与第二电压放大电路116的操作原理相同，仅第六 晶体管M6与第九晶体管M9开关的时序相反。因此，第二电压放大电路116 也用来输出用来将第二输入端1161的输入电压的电位拉低一个第二时钟脉 冲信号CLK2的振幅大小，并由第二输出端1162输出。
本发明的负电压变换器可视交互串接的第一电压放大电路以及第二电 压放大电路的个数，决定信号输出端VOUT输出的负电压大小。举例来说， 若各个时钟脉冲信号都为振幅0-5V的方波，且负电压变换器的信号输入端 Vss为0V，负电压变换器共包含两个第一电压放大电路以及两个第一电压放 大电路，则其信号输出端VOUT输出的负电压大小为-20V(4*(-5)V)。
相较于先前技术，本发明提供一种负电压变换器，该负电压变换器包含 电压输入电路以及电压放大电路。即使电压输入电路以及电压放大电路内的 P型晶体管(PMOSFET or PTFT)的临界电压有严重的差异，负电压变换器的 输出依然不会受到严重影响。因此利用本发明的负电压变换器可产生稳定的 负电压直流源，使得本发明的负电压变换器可以避免由于制造工艺的组件临 界电压(Threshold Voltage，Vth)变化而导致的输出差异，同时利用本发明 的负电压变换器的驱动电路与也可以大大提升其良率以及可靠度。
虽然本发明已用较佳实施例揭露如上，然其并非用以限定本发明，任何 熟习此技艺者，在不脱离本发明的精神和范围内，当可作各种的更动与修改， 因此本发明的保护范围当以权利要求所界定者为准。