最近，电子装置的性能大幅增强，并且对具有吞吐量的微处理器的需 求有所增加，以便管理电子装置的控制系统。另一方面，鉴于小型、便携 式装置的行进时间或者环境问题，需要具有低功耗的微处理器。在开发微 处理器的过程中，以平衡方式实现这些对立需求非常重要。
为了有效地使用处理器核心(CPU)的有限吞吐量，高端微处理器设 置有内置的硬加速器(包括协处理器)，其利用硬件来实现一般由软件所 实现的功能。在这样的微处理器中，只有一个可以由硬加速器执行的特定 处理可以通过启动硬加速器而由硬件以高速执行，而无需操作处理器核 心。处理器核心可以在硬加速器执行处理期间，执行另外的处理。
此外，在日本未审查专利申请公布No.Sho 60-553中，公开了一种技 术，该技术在通道命令字类型的系统中，可以增强主中央处理单元在通道 设备接收数据而产生中断时，对该中断的中断处理效率。具体而言，接收 命令完成位被设置在通道设备的中断状态寄存器中。主中央处理单元在从 通道设备产生通道命令字完成中断时检查接收命令完成位，并且如果接收 命令完成位被设置，则识别指示通道设备的数据接收的接收命令的完成。
当由硬加速器执行特定处理时，处理器核心需要识别硬加速器是否完 成处理。出于这个原因，处理器核心需要有规律地对硬加速器执行轮询， 或者需要等待指示硬加速器的处理完成的中断的产生。这样，在硬加速器 的处理期间，需要不断地操作处理器核心，以便只识别硬加速器的处理完 成，即使不存在将被执行的处理也要如此。因此，会出现无用的功耗。
为了解决这个问题，在构建用于硬加速器的处理完成等待操作机制 时，作为最简单的单元，提供用于执行对于硬加速器的处理完成等待操作 的专用电路。假设这种专用电路被安装在微处理器上，则要求用于判断硬 加速器的处理状态的电路检查独立于处理器核心。在这种电路上，需要安 装如下机制：在硬加速器的处理完成之后，启动被转换到低功耗模式的处 理器核心。这样，在设计和开发安装有这种专用电路的微处理器时，需要 仔细检查对在处理器核心的低功耗模式期间产生的中断的管理方法，或者 是否由于安装了专用电路，而在微处理器的内在操作中出现任意问题。此 外，在完成了微处理器的设计之后，需要对多个项目进行新的操作确认。 另外，由于安装了专用电路，微处理器的电路规模可能增大。

本发明的目的在于，容易地降低在硬加速器处理期间，处理器核心的 无用功耗。
根据本发明的一个方面，微处理器包括：采用流水线处理方法并且具 有互锁机制的处理器核心，所述互锁机制根据处理数据的依赖关系而停止 和重新启动流水线处理，以便确保流水线处理的处理结果的正确性；以及 辅助电路，该辅助电路代替处理器核心执行特定处理。当由辅助电路执行 处理，并且不存在由处理器核心执行的处理时，所述互锁机制分别响应于 辅助电路的处理启动和处理完成来停止和重新启动流水线处理。
根据本发明的这个方面，关于具有互锁机制的微处理器，仅仅通过添 加“辅助电路的处理启动”作为利用互锁机制停止流水线处理的原因，并 且通过添加“辅助电路的处理完成”作为利用互锁机制重新启动流水线处 理的原因，就可以实现用于辅助电路的处理完成等待操作机制。一般，流 水线处理类型的处理器核心都具有互锁机制。因此，关于现有微处理器， 如上所述，通过使用互锁机制来实现用于辅助电路的处理完成等待操作机 制，从而可以利用简单的电路配置来降低辅助电路处理期间的无用功耗。 此外，可以避免在微处理器的设计完成之后的核实工作的增多。
优选地，处理器核心具有正常模式和低功耗模式。在正常模式期间， 当由辅助电路执行处理并且不存在由处理器核心执行的处理时，处理器核 心通过对于辅助电路的完成等待操作，响应于互锁机制停止流水线处理的 行为而转换到低功耗模式。出于这个原因，处理器核心高速地从正常模式 转换到低功耗模式(例如处理器核心中的时钟被停止的模式)。这样一 来，可以进一步降低无用功耗。
优选地，在低功耗模式期间，处理器核心通过对于辅助电路的完成等 待操作，响应于互锁机制重新启动流水线处理的行为而返回正常模式。出 于这个原因，处理器核心可以高速地从低功耗模式返回正常模式。
优选地，在停止流水线处理期间，互锁机制响应于中断的出现而重新 启动流水线处理。因此，处理器核心从低功耗模式返回正常模式。此外， 优选地，互锁机制在处理器核心完成中断处理之后，再次停止流水线处 理。因此，处理器核心再次转换到低功耗模式。因此，即使在低功耗模式 中，处理器核心也可以接收中断。通常，具有互锁机制的微处理器具有如 下功能：接收在互锁机制操作期间(当互锁机制停止流水线处理时)出现 的中断。出于这个原因，在微处理器的设计完成之后，不需要重新执行关 于在处理器核心的低功耗模式期间出现的中断的操作核实。
优选地，处理器核心具有检测电路，该检测电路分别检测辅助电路的 处理启动和处理完成。当在辅助电路的处理期间不存在由处理器核心执行 处理时，所述互锁机制分别响应于由检测电路检测到的辅助电路的处理启 动和处理完成来停止和重新启动流水线处理。通过提供检测电路，可以容 易地定义互锁机制对于流水线处理的停止定时和重新启动定时。
优选地，处理器核心具有第一寄存器，其根据辅助电路的处理启动而 被访问。所述检测电路根据对第一寄存器的访问出现来检测辅助电路的处 理启动。因此，可以容易地实现由检测电路对辅助电路处理启动的检测。
优选地，处理器核心的第二寄存器响应于辅助电路的处理完成而被设 置。所述检测电路根据对第二寄存器的设置来检测辅助电路的处理完成。 因此，可以容易地实现由检测电路对辅助电路处理完成的检测。
优选地，处理器核心的第三寄存器指示检测电路的检测操作的准许/禁 止。可以只有在第三寄存器指示准许时，检测电路才执行检测操作。通过 提供第三寄存器，可以容易地设置对于辅助电路的处理完成等待操作的有 效/无效。
优选地，处理器核心的第四寄存器在辅助电路的处理期间被设置。通 过参考第四寄存器，可以容易地识别辅助电路的处理的执行状态。
优选地，所述微处理器具有多个辅助电路。多个处理器核心的检测电 路被提供以对应于多个辅助电路。检测电路中的每一个检测相应辅助电路 的处理启动和处理完成。处理器核心的第一寄存器根据多个辅助电路的处 理启动而被访问。处理器核心的第二寄存器具有对应于多个辅助电路的多 个位。第二寄存器中的每一位响应于相应辅助电路的处理完成而被设置。 处理器核心的第三寄存器具有对应于多个检测电路的多个位。第三寄存器 中的每一位指示相应检测电路的检测操作的准许/禁止。只有当第三寄存器 中的相应位指示准许时，检测电路中的每一个才能根据对第一寄存器的访 问的出现来检测相应辅助电路的处理启动，并且根据第二寄存器中相应位 的设置来检测相应辅助电路的处理完成。当由多个辅助电路执行处理，并 且不存在由处理器核心所执行的处理时，所述互锁机制在与第三寄存器中 指示准许的位相对应的检测电路检测到相应辅助电路的处理启动时，停止 流水线处理，并且在与第三寄存器中指示准许的位相对应的检测电路检测 到相应辅助电路的处理完成时，重新启动流水线处理。因此，可以对于每 个辅助电路，设置处理完成等待操作的有效/无效。这样一来，即使在微处 理器具有多个辅助电路时，也可以应用本发明。
优选地，处理器核心的第四寄存器具有对应于多个辅助电路的多个 位，并且所述多个位在各自辅助电路的处理期间被设置。通过参考第四寄 存器，可以容易地识别多个辅助电路的处理状态。

从以下结合附图的详细描述中，本发明的本质、原理和效用将变得更 加明显，在附图中，用相同标号来指示相同部分，附图中：
图1示出了根据本发明实施例的微处理器的框图；
图2示出了图1所示处理器核心的主要部分的框图；
图3示出了图1所示处理器核心的操作示例的流程图；以及
图4示出了本发明的比较性示例的框图。

在下文中，将参考附图来描述本发明的实施例。图1到图3示出了根 据本发明实施例的微处理器。图1示出了本发明的微处理器的概况。微处 理器MP具有流水线处理类型的处理器核心CORE以及内置的加速器BA0 和BA1(辅助电路)，所述加速器BA0和BA1代替处理器核心CORE来 执行特定处理。此外，虽然未示出，但是微处理器MP例如具有存储器电 路(例如ROM、RAM等等)以及用于实现定时器功能、通信接口功能等 等的外围电路。
处理器核心CORE具有互锁机制ILM、分别对应于内置加速器BA0 和BA1的完成等待操作控制电路C0和C1(检测电路)、完成等待操作 执行寄存器BCWR(第一寄存器)、完成状态寄存器BCSR(第二寄存 器)、完成等待操作使能寄存器BCWER(第三寄存器)以及执行状态寄 存器BASR(第四寄存器)。处理器核心CORE根据存储在ROM中的程 序来执行流水线处理。处理器核心CORE致使内置加速器BA0(BA1)执 行可以由内置加速器BA0(BA1)执行的处理。这时，处理器核心CORE 将用于启动处理的请求S0(S1)输出到内置加速器BA0(BA1)，并且 将处理输入数据经由数据总线DB0(DB1)输出到内置加速器BA0 (BA1)。
完成等待操作控制电路C0根据内置加速器BA0的处理状态和对于处 理器核心CORE的中断产生状态，激活去往互锁机制ILM的互锁请求信 号ILR0。类似地，完成等待操作控制电路C1根据内置加速器BA1的处 理状态和对于处理器核心CORE的中断产生状态，激活去往互锁机制 ILM的互锁请求信号ILR1。完成等待操作控制电路C0和C1的细节将随 后参考图2进行描述。
互锁机制ILM在处理器核心CORE的流水线处理期间检查处理数据 的依赖关系，并且如果需要，则停止流水线处理，以便确保处理结果的正 确性。此外，当在内置加速器BA0的处理完成之前，不存在由处理器核 心CORE执行的处理时，互锁机制ILM响应于来自完成等待操作控制电 路C0的互锁请求信号ILR0的激活而启动互锁操作(停止流水线处 理)。互锁机制ILM响应于互锁请求信号ILR0的禁止而终止互锁操作 (重新启动流水线处理)。
相似地，当在内置加速器BA1的处理完成之前，不存在由处理器核 心CORE执行的处理时，互锁机制ILM响应于来自完成等待操作控制电 路C1的互锁请求信号ILR1的激活而启动互锁操作。互锁机制ILM响应 于互锁请求信号ILR1的禁止而终止互锁操作。此外，当在互锁操作期 间，从外围电路等产生中断时，互锁机制ILM终止互锁操作，以便由处 理器核心CORE执行中断处理。
在互锁机制ILM的互锁操作期间，处理器核心CORE从正常模式改 变到低功耗模式(例如，停止处理器核心CORE中的时钟的模式)。此 外，当在低功耗模式期间，从外围电路等产生中断时，处理器核心CORE 从低功耗模式返回正常模式，执行对应于所产生的中断的中断处理，然后 改变到低功耗模式，如下所述。
内置加速器BA0响应于来自处理器核心CORE的用于启动处理的请 求S0，通过使用经由数据总线DB0从处理器核心CORE输出的处理输入 数据来执行特定处理。当处理完成时，内置加速器BA0输出处理完成通 知E0，并且经由数据总线DB0将处理结果数据输出到处理器核心 CORE。类似地，内置加速器BA1响应于来自处理器核心CORE的用于启 动处理的请求S1，通过使用经由数据总线DB1从处理器核心CORE输出 的处理输入数据来执行特定处理。当处理完成时，内置加速器BA1输出 处理完成通知E1，并且经由数据总线DB1将处理结果数据输出到处理器 核心CORE。
当内置加速器BA0和BA1启动处理时，完成等待操作执行寄存器 BCWR被处理器核心CORE所访问。完成状态寄存器BCSR具有分别对 应于内置加速器BA0和BA1的位BCSR0和BCSR1。位BCSR0 (BCSR1)响应于来自内置加速器BA0(BA1)的处理完成通知E0 (E1)而被设置为“1”。当处理器核心CORE写数据“0”时，完成状 态寄存器BCSR的位BCSR0(BCSR1)被复位为“0”。
完成等待操作使能寄存器BCWER具有分别对应于完成等待操作控制 电路C0和C1(即内置加速器BA0和BA1)的位BCWER0和 BCWER1。位BCWER0(BCWER1)指示完成等待操作控制电路C0 (C1)的操作(对于内置加速器BA0(BA1)的处理完成等待操作)的 准许/禁止。执行状态寄存器BASR具有分别对应于内置加速器BA0和 BA1的位BASR0和BASR1。位BASR0(BASR1)响应于从处理器核心 CORE到内置加速器BA0(BA1)的用于启动处理的请求S0(S1)而被 设置为“1”，并且响应于从内置加速器BA0(BA1)到处理器核心 CORE的处理完成通知E0(E1)而被设置为“0”。这样，处理器核心 CORE读取执行状态寄存器BASR，以识别内置加速器BA0和BA1是否 正在执行处理。
图2示出了图1所示处理器核心CORE的主要部分。完成等待操作控 制电路C0具有译码器DEC和门电路G0和G1。当访问目的地的地址 ADD指示完成等待操作执行寄存器BCWR时，译码器DEC将输出信号 激活为“1”。这样，当发生对完成等待操作执行寄存器BCWR的访问时 (就是说，当内置加速器BA0和BA1中的至少一个启动处理时)，译码 器DEC的输出信号被激活为“1”。
门电路G0在译码器DEC的输出信号和完成等待操作使能寄存器 BCWER的位BCWER0均为“1”时，将输出信号激活为“1”。就是 说，当在对于内置加速器BA0的处理完成等待操作被准许的情况下，发 生对完成等待操作执行寄存器BCWR的访问时，门电路G0的输出信号被 激活为“1”。
当门电路G0的输出信号为“1”并且完成状态寄存器BCSR的位 BCSR0为“0”时，门电路G1将互锁请求信号ILR0激活为“1”。就是 说，当在对于内置加速器BA0的处理完成等待操作被准许，并且内置加 速器BA0的处理未完成的情况下，发生对完成等待操作执行寄存器 BCWR的访问时，门电路G1的输出信号被激活为“1”。此外，完成等 待操作控制电路C1的配置和操作除了参考对应于内置加速器BA1的位 BCWER1和BCSR1之外，均与完成等待操作控制电路C0的配置和操作 相同，因此这里将省略其描述。
当在内置加速器BA0(BA1)的处理完成之前，不存在由处理器核心 CORE执行的处理时，互锁机制ILM响应于互锁请求信号ILR0(ILR1) 的激活(从“0”到“1”的改变)而启动互锁操作，并且响应于互锁请求 信号ILR0(ILR1)的禁止(从“1”到“0”的改变)而终止互锁操作。
图3示出了图1所示处理器核心CORE的操作示例。例如，当只由内 置加速器BA0执行特定处理时，处理器核心CORE操作如下。这里，将 描述在内置加速器BA0的处理完成之前，不存在由处理器核心CORE执 行的处理的情况。此外，完成状态寄存器BCSR的位BCSR0和BCSR1被 预先复位为“0”。
(步骤S10)处理器核心CORE读取执行状态寄存器BASR，以确认 内置加速器BA0没有在执行处理。然后，处理器核心CORE的操作前进 至步骤S20。
(步骤S20)处理器核心CORE将数据“1”写入到完成等待操作使 能寄存器BCWER的位BCWER0中，以便允许对于内置加速器BA0的处 理完成等待操作。然后，处理器核心CORE的操作前进至步骤S30。
(步骤S30)处理器核心CORE将启动处理的请求S0输出到内置加 速器BA0，以便致使内置加速器BA0启动处理。然后，处理器核心 CORE的操作前进至步骤S40。
(步骤S40)处理器核心CORE访问执行寄存器BCWR。因此，译码 器DEC的输出信号和完成等待操作使能寄存器BCWER中的位BCWER0 变为“1”，因此门电路G0的输出信号也被激活为“1”。这时，由于完 成状态寄存器BCSR的位BCSR0为“0”，因此互锁请求信号ILR0(门 电路G1的输出信号)也被激活为“1”。由于在内置加速器BA0的处理 完成之前，不存在由处理器核心CORE执行的处理，因此互锁机制ILM 响应于互锁请求信号ILR0的激活而启动互锁操作。就是说，处理器核心 CORE启动对于内置加速器BA0的处理完成等待操作。因此，处理器核 心CORE从正常模式转移到低功耗模式。然后，处理器核心CORE的操 作前进至步骤S50。
(步骤850和S60)处理器核心CORE在低功耗模式中等待，直到来 自内置加速器BA0的处理完成通知E0或来自外围电路的中断等出现为 止。如果出现来自内置加速器BA0的处理完成通知E0，则处理器核心 CORE的操作前进至步骤S80。另一方面，如果出现中断，则处理器核心 CORE的操作前进至步骤S70。
(步骤S70)如果出现中断，处理器核心CORE则从低功耗模式返回 正常模式。这时，互锁机制ILM响应于中断的出现而终止互锁操作。然 后，处理器核心CORE执行对应于出现的中断的中断处理。然后，处理器 核心CORE的操作前进至步骤S40。因此，互锁机制ILM重新启动互锁 操作，并且处理器核心CORE返回低功耗模式。
(步骤S80)如果出现来自内置加速器BA0的处理完成通知E0，则 完成状态寄存器BCSR的位BCSR0被设置为“1”。这样，互锁请求信号 ILR0被禁止为“0”。出于这个原因，互锁机制ILM响应于互锁请求信号 ILR0的禁止而终止互锁操作。就是说，处理器核心CORE终止对于内置 加速器BA0的处理完成等待操作。因此，处理器核心CORE从低功耗模 式返回正常模式，并且执行后续处理。
在具有这种配置的微处理器MP中，不需要为了识别内置加速器BA0 或BA1的处理的执行状态而动态轮询或等待指示处理完成的中断的出 现。这样，可以降低在内置加速器BA0或BA1的处理期间，处理器核心 CORE的操作百分比，从而减少无用功耗。
图4示出了本发明的比较性示例。微处理器MPa具有流水线处理类 型的处理器核心COREa以及代替处理器核心COREa执行特定处理的内置 加速器BA0a和BA1a。处理器核心COREa具有互锁机制ILMa，其确保 流水线处理的处理结果的正确性。处理器核心COREa致使内置加速器 BA0a(BA1a)执行可由内置加速器BA0a(BA1a)执行的处理。这时， 处理器核心COREa将用于启动处理的请求S0(S1)输出到内置加速器 BA0a(BA1a)，并且将处理输入数据经由数据总线DB0(DB1)输出到 内置加速器BA0a(BA1a)。
内置加速器BA0a响应于来自处理器核心COREa的用于启动处理的 请求S0，利用经由数据总线DB0从处理器核心COREa输出的处理输入 数据来执行特定处理。当处理完成时，内置加速器BA0a输出处理完成通 知E0，并且将处理结果数据经由数据总线DB0输出到处理器核心 COREa。处理器核心COREa接收作为中断的来自内置加速器BA0a的处 理完成通知E0，并且通过该中断的出现来识别内置加速器BA0a的处理完 成。
内置加速器BA1a响应于来自处理器核心COREa的用于启动处理的 请求S1，利用经由数据总线DB1从处理器核心COREa输出的处理输入 数据来执行特定处理。只有当处理完成时，内置加速器BA1a才会响应于 来自处理器核心COREa的通知请求REQ1而输出处理完成通知ACK1， 并且将处理结果数据经由数据总线DB1输出到处理器核心COREa。
在具有这种配置的微处理器MPa中，处理器核心COREa需要等待对 应于处理完成通知E0的中断，以便确认内置加速器BA0a的处理执行状 态。此外，处理器核心COREa需要有规律地执行轮询，以便确认内置加 速器BA1a的处理执行状态。出于这个原因，即使在内置加速器BA0a和 BA1a的处理完成之前不存在将被执行的处理时，处理器核心COREa也需 要不断地执行操作。这样一来，在内置加速器BA0a和BA1a的处理期 间，处理器核心COREa(微处理器MPa)的功耗被无用地增大。
如上所述，在本实施例中，不需要为了识别内置加速器BA0和BA1 的处理的执行状态，而控制处理器核心CORE执行动态轮询或等待指示处 理完成的中断的出现。这样，在内置加速器BA0或BA1的处理期间，可 以减少无用功耗。此外，互锁机制通常被安装在流水线处理类型的微处理 器上，因此可以通过使用互锁机制来实现处理完成等待操作机制。因此， 可以容易地实现处理完成等待操作机制，而无需大幅改变对现有微处理器 的电路设计。
由于通过使用互锁机制来实现内置加速器BA0或BA1的处理完成等 待操作机制，因此可以高速(一个取周期)执行从正常模式到低功耗模式 的转换。此外，由于通过使用互锁机制来实现内置加速器BA0或BA1的 处理完成等待操作机制，因此处理器核心CORE可以接收在低功耗模式期 间出现的中断，从而无需关于中断的新的操作核实。另外，完成状态寄存 器BCSR、完成等待操作使能寄存器BCWER和执行状态寄存器BASR中 的每一个中的位都被设置为对应于两个内置加速器BA0和BA1，因此可 以同时改变对于内置加速器BA0和BA1之一或其两者的处理完成等待操 作的有效/无效。因此，即使两个内置加速器BA0和BA1被设置在微处理 器中，本发明也可以被容易地应用于这样的微处理器。
此外，在上述实施例中，描述了将本发明应用于具有两个内置加速器 的微处理器的示例。但是，本发明并不局限于该实施例。例如，本发明可 以应用于具有一个内置加速器的微处理器，或者具有三个或更多内置加速 器的微处理器。
本发明并不局限于上述实施例，并且在不脱离本发明的精神和范围的 情况下，可以执行各种修改。可以对部分或全部组件进行任意改良。