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多核微处理器及其除错方法

阅读：1019发布：2020-09-19

IPRDB可以提供多核微处理器及其除错方法专利检索，专利查询，专利分析的服务。并且一种微处理器，包括：多个接脚，耦接微处理器至耦接一芯片组的一双向处理器总线；一芯片，具有多个核心，每一核心具有一总线接口分别耦接核心的多个输入端与多个输出端至处理器总线的对应的多个双向线；以及一旁路总线，配置在芯片上，用以使芯片的至少一第一与一第二互补核心旁路处理器总线而直接互相通讯，旁路总线提供对应于多个处理器总线的多个总线；其中旁路总线不会将讯号传送至芯片的外部、驱动处理器总线上的讯号至芯片组或接收来自处理器总线的芯片组驱动的讯号。，下面是多核微处理器及其除错方法专利的具体信息内容。

权利要求

1.一种微处理器，包括：

多个接脚，耦接上述微处理器至耦接一芯片组的一双向处理器总线；

一芯片，具有多个核心，每一核心具有一总线接口，上述总线接口分别耦接上述核心的多个输入端与多个输出端至上述处理器总线的对应的多个双向线；以及一旁路总线，配置在上述芯片上，用以使上述芯片的至少一第一与一第二互补核心旁路上述处理器总线而直接互相通讯，上述旁路总线提供对应于多个处理器总线的多个总线；

其中上述旁路总线不会将讯号传送至上述芯片的外部、驱动上述处理器总线上的讯号至上述芯片组或接收来自上述处理器总线的芯片组驱动的讯号，其中当上述第一核心在上述处理器总线上驱动多个第一数值至上述芯片组时，上述第二核心的总线接口使得上述第二核心直接从上述旁路总线监测上述第一核心所驱动的上述第一数值，而非从上述处理器总线，其中当上述第二核心在上述处理器总线驱动多个第二数值至上述芯片组时，上述第一核心的总线接口使得上述第一核心直接从上述旁路总线监测上述第二核心驱动的上述第二数值，而非从上述处理器总线。

2.如权利要求1所述的微处理器，其中上述旁路总线包括配置在上述芯片上的多个布线网络，且上述布线网络传递来自上述第一核心的多个输出讯号至上述第二核心的对应的上述输入端，以及传递来自上述第二核心的多个输出讯号至上述第一核心的对应的上述输入端。

3.如权利要求2所述的微处理器，其中在上述第一与第二核心所耦接的每一处理器总线中，对应的多个旁路总线用以连接上述第一与第二核心。

4.如权利要求3所述的微处理器，其中在上述第一与第二核心所耦接至的每一处理器总线中，一对应的一第一单向旁路总线用以提供讯号从上述第一核心至上述第二核心，一对应的一第二单向旁路总线用以提供讯号从上述第二核心至上述第一核心。

5.如权利要求1所述的微处理器，其中每一旁路总线具有耦接至上述第一与第二核心的对应总线接口的输入端与输出端。

6.如权利要求5所述的微处理器，其中在上述第一与第二核心所耦接至的每一处理器总线中，上述核心提供一总线接口作为一接收端以接收一总线接口多工器的一输出，上述总线接口多工器接收上述处理器总线与来自上述互补核心的一对应旁路总线的一输出端中的输入。

7.如权利要求6所述的微处理器，其中上述总线接口多工器接收的是上述芯片组或一互补核心正在驱动上述处理器总线所对应的一控制输入。

8.如权利要求7所述的微处理器，其中提供上述总线接口多工器的上述核心用以：

通过解析上述处理器总线的讯号检测正在驱动上述处理器总线的是上述芯片组或上述互补核心；以及提供一对应控制输入至上述核心的上述总线接口多工器。

9.如权利要求6所述的微处理器，其中在上述第一与第二核心所耦接至的每一处理器总线中，上述总线接口逻辑包括一总线接口晶体管用以驱动一核心讯号至一处理器总线上，其中一对应的旁路总线的一输入端直接耦接至一核心驱动的输出讯号线，其中上述核心驱动的输出讯号线耦接上述总线接口晶体管的栅极。

10.如权利要求5所述的微处理器，其中每一旁路总线具有一输入端，用以连接到上述第一与第二核心的一个的一对应总线接口晶体管的栅极，以及一输出端，用以连接到上述第一与第二核心的另一个的一对应总线接口多工器的一输入端。

11.一种微处理器，包括：

一芯片，具有至少两核心且至少两组接触垫，其中上述两组接触垫中的多个对接触垫用以耦接上述微处理器至耦接至一芯片组的一双向处理器总线；

多个总线接口，分别耦接每一核心的多个输入端与多个输出端至上述芯片的对应的接触垫；以及

一旁路总线，配置于上述芯片上，用以使上述芯片的至少一第一与一第二互补核心组旁路上述处理器总线而直接互相通讯，上述旁路总线提供对应于多个处理器总线的多个总线；

其中上述旁路总线不会将讯号传送至上述芯片的外部、在上述处理器总线驱动讯号至上述芯片组或接收来自上述处理器总线的芯片组驱动的讯号，其中当上述第一核心组在上述处理器总线上驱动多个第一数值至上述芯片组时，上述总线接口使得上述第二核心组直接从上述旁路总线监测上述第一核心组所驱动的上述第一数值，而非从上述处理器总线，其中当上述第二核心组在上述处理器总线驱动多个第二数值至上述芯片组时，上述总线接口使得上述第一核心组直接从上述旁路总线监测上述第二核心组驱动的上述第二数值，而非从上述处理器总线。

12.如权利要求11所述的微处理器，其中上述第一与第二互补核心组各包括一双核心对，该双核心对共享上述芯片的对应的一组接触垫。

13.如权利要求12所述的微处理器，其中在上述第一与第二互补核心组所耦接的每一处理器总线中，对应的多个旁路总线用以连接上述第一与第二互补核心组。

14.如权利要求13所述的微处理器，其中在上述第一与第二互补核心组所耦接至的每一处理器总线中，一对应的一第一单向旁路总线用以提供讯号从上述第一互补核心组至上述第二互补核心组，一对应的一第二单向旁路总线用以提供讯号从上述第二互补核心组至上述第一互补核心组。

15.如权利要求11所述的微处理器，其中每一旁路总线具有耦接至上述第一与第二互补核心组的对应总线接口的输入端与输出端。

16.如权利要求15所述的微处理器，其中在上述第一与第二组核心所耦接至的每一处理器总线中，上述对应核心组提供一总线接口作为一接收端以接收一总线接口多工器的一输出，上述总线接口多工器接收上述处理器总线与来自上述互补核心的一对应旁路总线的一输出端中的输入。

17.如权利要求16所述的微处理器，其中上述总线接口多工器接收的是上述芯片组或上述核心的一互补核心组的一核心正在驱动上述处理器总线所对应的一控制输入。

18.如权利要求17所述的微处理器，其中提供上述总线接口多工器的上述核心组的上述核心的一个是：通过解析上述处理器总线的讯号检测正在驱动上述处理器总线的是上述芯片组或上述核心的一互补核心组的一核心；以及提供一对应控制输入至上述核心的上述总线接口多工器。

19.如权利要求16所述的微处理器，其中在上述第一与第二互补核心组所耦接至的每一处理器总线中，上述总线接口逻辑包括一总线接口晶体管用以驱动一核心讯号至一处理器总线上，其中一相对应的旁路总线的一输入端直接耦接至一核心驱动的输出讯号线并耦接至上述总线接口晶体管的栅极，其中上述核心驱动的输出讯号线传送相对应互补核心组的输出讯号线的一布林OR的运算输出讯号。

20.如权利要求15所述的微处理器，其中每一旁路总线具有输入端，用以连接到上述互补核心组的一个的一对应总线接口晶体管的栅极，以及一输出端，用以连接到上述互补核心组的另一个的一对应总线接口多工器的一输入端。

21.一种多核心芯片的核心间通讯方法，包括：

在一核心的一总线接口上接收来自一处理器总线与来自一相对应旁路总线的讯号，上述处理器总线连接上述多核心芯片至一芯片组，上述旁路总线连接上述核心至上数多核心芯片的一互补核心，其中上述旁路总线不会将讯号传送至上述芯片的外部、在上述处理器总线驱动讯号至上述芯片组或接收来自上述处理器总线的芯片组驱动的讯号；

检测上述处理器总线是否被上述芯片组或被上述互补核心所驱动；以及当上述处理器总线被上述互补核心所驱动时，使上述总线接口选择来自上述旁路总线的讯号，而不选择来自上述处理器总线的讯号，以驱动对应的核心输入端。

22.一种多核心芯片的核心间通讯方法，包括：

在一双核心对所共享的一总线接口上接收来自一处理器总线与来自一对应旁路总线的讯号，上述处理器总线连接上述多核心芯片至一芯片组，上述旁路总线连接上述双核心对至上数多核心芯片的一互补核心组，其中上述旁路总线不会将讯号传送至上述芯片的外部、在上述处理器总线驱动讯号至上述芯片组或接收来自上述处理器总线的芯片组驱动的讯号；

检测上述处理器总线是否被上述芯片组或被上述互补核心组的一核心所驱动；以及当上述处理器总线被上述互补核心组的一核心所驱动时，使上述总线接口选择来自上述旁路总线的讯号，而不选择来自上述处理器总线的讯号，以驱动相对应的核心输入端。

说明书全文

多核微处理器及其除错方法

[0001] 本案是申请日为2011年12月22日、申请号为201110435161.X、发明名称为“微处理器与多核心芯片的核心间的沟通方法”的发明专利申请的分案申请。

技术领域

[0002] 本发明涉及多核心微处理器，特别是涉及多核心共享的总线上的讯号品质。

背景技术

[0003] 当多个核心的一个驱动处理器总线时，本发明的发明者观察到由多核心微处理器的其他核心从处理器总线所接收到的讯号品质不良，而使得系统不可靠，其中多核心微处理器的所有核心借由处理器总线共享一芯片组，如下图1与第2图中详细说明。因此，急需一种方法以解决讯号品质不良的问题。

发明内容

[0004] 在一实施例中，本发明提供具有多核心芯片的微处理器。该芯片具有多个核心，并且核心的输出讯号耦接至芯片的接触垫。芯片是安装在一封装体上，该封装体用以将芯片(以及其他芯片)的接触垫耦接至封装体的接脚。封装体的接脚将封装体耦接至一处理器总线，而处理器总线耦接至一芯片组。

[0005] 芯片具有一旁路总线，用以致能多核心芯片的互补处理核心或互补双核心对以旁路处理器总线而能直接与其他核心互相通讯。在此处“互补”所指为芯片的核心或双核心对是借由旁路总线所连接。旁路总线具有配置在芯片上的多个布线网络，且布线网络传递来自每一核心或双核心对的多个输出讯号至与其相对应的互补核心或互补双核心对的输入端。旁路总线经由中介总线接口逻辑的隔离而不与芯片的接触垫或多核心微处理器的接脚相连接，因此旁路总线不会将讯号传送至双核心芯片的外部。此外，旁路总线借由中介总线接口逻辑的保护而隔绝相对应处理器总线上的杂讯。

[0006] 在另一实施例中，旁路总线提供对应每一处理器总线的总线。其中在每一旁路处理器总线中，一第一单向旁路总线用以提供讯号从一第一核心(或第一双核心对)至互补的第二核心(或第二双核心对)，一第二单向旁路总线用以提供讯号从第二核心(或第二双核心对)至第一核心(或第一双核心对)。

[0007] 在另一实施例中，每一核心包括总线接口电路用以通过旁路线改善旁路总线通讯。在一般的处理器总线通讯中，每一核心耦接至对应的处理器总线以驱动一输出讯号至处理器总线或接收来自处理器总线的输入讯号。为了改善双向通讯，核心的总线接口电路提供中介输入与输出总线接口逻辑，以耦接每一核心的输入与输出讯号至相对应的芯片输入/输出接触垫。

[0008] 在另一实施例中，中介输出逻辑包括耦接至核心的输出讯号线的总线接口晶体管。在另一实施例中，一双核心对共享芯片的输入/输出接触垫，其通过对双核心对的运算输出讯号进行布林运算(如OR)再予以输出。中介输入逻辑包括总线接口多工器，用以在其输入端接收在一相对应处理器总线上的芯片驱动讯号以及相同核心或相同对核心的一相对应输出讯号。

[0009] 在另一实施例中，旁路总线在各个端点借由导线或布线耦接互补核心或双核心对，其中导线或布线的两端是耦接在核心或双核心对的输出或输入讯号线与中介总线接口逻辑间，而中介总线接口逻辑耦接输出或输入讯号线至对应的实体输入/输出接触垫。在另一实施例中，每一旁路总线的输入端耦接至对应总线接口晶体管的栅极，每一旁路总线的输出端耦接至对应总线接口多工器的输入端。晶体管与多工器个别地暂存来自对应处理器总线的旁路总线的输入与输出讯号。

[0010] 在另一实施例中，本发明亦提供多核心芯片的核心间通讯的方法。一核心或双核心对的总线接口从连接多核心芯片至芯片组的处理器总线接受讯号，以及从对应的连接核心或双核心对至多核心芯片的互补核心或双核心对(经由旁路总线所连接)的对应旁路总线的讯号。旁路总线不会将讯号传送至芯片的外部或接收来自处理器总线的芯片组驱动讯号，也不会驱动处理器总线上的讯号至芯片组。核心或双核心对中的一个检测芯片组或互补核心或互补双核心对的一核心是否正在驱动处理器总线。当互补核心或互补双核心对的一核心正在驱动处理器总线时，总线接口选择来自旁路总线的讯号而非来自处理器总线的讯号以驱动对应的核心输入。

[0011] 在另一实施例中，在多核心半导体芯片上的每一互补核心或双核心对包括多个中介输入逻辑多工器。每一中介输入逻辑多工器接收一控制输入讯号以及多个可选择的输入讯号并提供一输出讯号。一第一可选择输入端耦接至核心的多个接触垫的相对应一个，该相对应接触垫耦接至处理器总线。一第二可选择输入端耦接至核心的输出，且在双核心对时，核心的输出端耦接至一布林运算逻辑。一第三选择输入耦接至一相对应旁路总线，旁路总线用以传送来自互补核心或一对核心的输出讯号，多工器可选择输入中的一个传递至核心。一控制输入用以使多工器进行选择何者作为其输出。当芯片组驱动处理器总线时，多工器选择第一输入作为其输出。当核心或双核心对驱动处理器总线时，多工器选择第二输入作为其输出。当互补核心或互补双核心对中的一核心驱动处理器总线时，多工器选择第三输入作为其输出。多工器输出耦接至传送讯号至核心或双核心对的各自的输入讯号线。

[0012] 此外，每一核心或双核心对包括多个中介输出逻辑晶体管，每一中介输出逻辑晶体管具有栅极、源极与漏极。源极接地且漏极耦接至核心或双核心对的输入/输出接触垫的相对应一个。栅极耦接至核心的输出讯号线且由核心的输出讯号线驱动。在双核心对的实施例中，栅极耦接至执行布林运算(如OR)的运算输出讯号线。栅极还耦接至对应的中介输出逻辑晶体管的第二选择输入，并通过旁路总线耦接至互补核心(或双核心对)的中介输出逻辑晶体管的第三选择输入。

附图说明

[0013] 图1所示是具有传统双核心微处理器封装体的电子系统的示意图；

[0014] 图2所示是图1的传统双核心微处理器的总线接口电路的示意图；

[0015] 图3所示是根据本发明的具有双核心微处理器封装体的电子系统的示意图；

[0016] 图4所示是图3的双核心微处理器的总线接口电路的示意图；

[0017] 图5所示是具有传统双核心微处理器封装体的电子系统的示意图；

[0018] 图6所示是图5的传统双核心微处理器的总线接口电路的示意图；

[0019] 图7示是根据本发明的具有四核心微处理器封装体的电子系统的示意图；

[0020] 图8示是图7的四核心微处理器的总线接口电路的示意图。

[0021] 附图符号说明

[0022] 100、300、500、700～电子系统；

[0023] 200、400、600、800～总线接口电路；

[0024] 102、302、502～双核心微处理器；

[0025] 106A、306A、506A、706A～核心0；

[0026] 106B、306B、506B、706B～核心1；

[0027] 108A、108B～接触垫；

[0028] 112～接脚；

[0029] 142～处理器总线；

[0030] 144～芯片组；

[0031] 202A、202B、402A、402B、602、802A、802B～多工器；

[0032] 204A、204B、204～晶体管；

[0033] 205A、205B、205C、205D、206A、206B、206C、206D、208A、208B、208～讯号；

[0034] 207A、207B、407A、407B、607、807A、807B～选择讯号；

[0035] 309、309A、309B、709、709A、709B～旁路总线讯号；

[0036] 601、601A、601B～输出讯号；

[0037] 603、603A、603B～OR门；

[0038] 706C～核心2；

[0039] 706D～核心3。

具体实施方式

[0040] 为了解决上述在多核心微处理器中不良讯号品质的问题，发明者根据一实施例在双核心微处理器的两个核心之间提供内部旁路总线，并且根据另一实施例在四核心微处理器的四个核心之间提供内部旁路总线。然而，此处先对典型双核心微处理器作描述，以使本发明实施例能更加浅显易懂。

[0041] 图1所示是包括传统双核心微处理器封装体的电子系统100的示意图。电子系统100具有双核心微处理器封装体，双核心微处理器封装体借由处理器总线142耦接至芯片组
144。双核心微处理器102具有两个处理核心，分别为核心0 106A与核心1 106B，统称为核心
106。芯片组144包括已知电路如一存储器控制器，用以控制系统存储器，以及一总线桥接器，用以桥接处理器总线142至周围总线如ISA、PCI、PCI-Express等。

[0042] 核心0 106A与核心1 106B各自包括多个区块用以执行已储存程序的指令，多个区块可为例如指令撷取单元、指令解码单元、通用与特定用途暂存器、地址产生单元、快取存储器、执行单元、引退单元(retire unit)、以及总线接口，该总线接口用以作为核心与处理器总线142间的接口。核心106具有多种架构特征，如依序执行或非循序执行、纯量或超纯量架构、复杂指令集(complicated instruction set computer，CISC)巨结构或精简指令集(reduced instruction set computer，RISC)微结构。

[0043] 如图所示，核心0 106A与核心1 106B各自位于独立的半导体芯片104之上，而双核心微处理器102的两个芯片104被包括在单一个封装体内。核心0 106A与核心1 106B各自包括多个接触垫108，接触垫108用以将来自核心0 106A与核心1 106B内部电路的讯号传送至处理器总线142，以及将来自处理器总线142的讯号传送至核心0 106A与核心1 106B。核心0 106A的接触垫为接触垫108A，核心1 106B的接触垫为接触垫108B。双核心微处理器封装体包括一基板，芯片104位于该基板的上面，该基板具有位于核心106的接触垫108与双核心微处理器封装体的接脚112之间的多个内连线，其中内连线用以连接双核心微处理器102至电子系统100的其他元件，例如通过主机板连接至芯片组144。虽然图1中所示的接触垫108只位于芯片104的一边，典型上来说接触垫108也会位于芯片104的其他边上。此外，虽然图1中所示的芯片104只具有三个接触垫108，典型上来说芯片104具有数百个接触垫108。如图1所示，核心106的接触垫108A/108B耦接到相同的接脚112，因为双核心微处理器封装体是用单一组接脚112将它们连接至处理器总线142；也就是说，核心0 106A与核心1 106B都耦接至共用接脚112，其中接脚112用以连接双核心微处理器封装体至处理器总线142。

[0044] 图2所示是图1的典型双核心微处理器102的总线接口电路200的示意图。总线接口电路200包括耦接至外部处理器总线142的接脚112的接触垫108A，接触垫108A为一实体位置用以附接连接线至双核心微处理器封装体的接脚112；也就是说，接触垫108A不包括任何主动式的电子装置。接触垫108A也耦接讯号208A，讯号208A耦接至晶体管204A的漏极，其中晶体管204A的源极接地，晶体管204A的栅极用以接收来自核心0 106A的讯号206A。讯号206A可为一数据讯号、一地址讯号或一控制讯号，用以通过讯号208A与接触垫108A提供一数值，该数值用以被驱动至对应处理器总线142的讯号上。因此，虽然图2只显示处理器总线
142的单一讯号的配置，处理器总线142的每一讯号也具有相同配置。总线接口电路200包括具有两个输入端的多工器202A，多工器202A的输入端0接收讯号208A，多工器202A的输入端
1接收讯号206A。多工器202A的输出端输出讯号205A至核心0 106A，用以作为核心0 106A的一输入。讯号205A可为对应于处理器总线142的一讯号的一数据讯号、一地址讯号或一控制讯号。讯号205A可通过接触垫108A与讯号208A传递来自电子系统100的其他处理单元(核心
1 106B或芯片组144)的数值。此外，讯号205A可通过讯号206A传递来自核心0 106A的数值以窥探其快取存储器。选择讯号207A用以使多工器202A依表1所示的方式，选择多工器202A的输入端以在输出端提供讯号205A。

[0045]

[0046] 表1

[0047] 总线接口电路200包括耦接至外部处理器总线142的接脚112的接触垫108B，接触垫108B亦耦接讯号208B，其中讯号208B耦接至晶体管204B的漏极，且晶体管204B的源极接地。晶体管204B的栅极用以接收来自核心1 106B的讯号206B，讯号206B可为一数据讯号、一地址讯号或一控制讯号，用以通过讯号208B与接触垫108B提供一数值，以便被驱动至对应处理器总线142的讯号上。总线接口电路200包括具有两个输入端的多工器202B，多工器202B的输入端0接收讯号208B，多工器202B的输入端1接收讯号206B。多工器202B的输出端输出讯号205B至核心1 106B用以作为核心1 106B的一输入。讯号205B可为对应于处理器总线142的一讯号的一数据讯号、一地址讯号或一控制讯号。讯号205B可通过接触垫108B与讯号208B传递来自电子系统100的另一处理单元(核心0 106A或芯片组144)的数值。此外，讯号205B可通过讯号206B传递来自核心1 106B的值以窥探其快取存储器。选择讯号207B用以使多工器202B依表2所示方式选择多工器202B的输入端以在输出端提供讯号205B。

[0048]

[0049] 表2

[0050] 虽然并未显示于图2中，一端点电阻可耦接至每一接触垫108A与108B。保险丝可耦接在中断电阻与电源之间。为了选择性地耦接中断电阻至接触垫108A与108B，在微处理器的制造过程中保险丝可选择性地烧断或保留。

[0051] 发明者发现当核心1 106B驱动处理器总线142时讯号208A的讯号品质不良，反之，当核心0 106A驱动处理器总线142时，讯号208B的讯号品质亦不良，两者皆使得系统不可靠。因此，极需一种方法解决此问题。

[0052] 图3所示是根据本发明实施例的包括双核心处理器封装体的电子系统300的示意图。电子系统300包括相似于图1所示的芯片组144与处理器总线142。电子系统300也包括双核心微处理器封装体，双核心微处理器302借由处理器总线142耦接至芯片组144。双核心微处理器302包括两个处理核心，分别为核心0 306A与核心1 306B，统称为核心306。

[0053] 核心306相似于图1的核心106，然而，图3核心306的构造如下所示。不同于图1所示的双核心微处理器102的核心106，图3所示的双核心微处理器302的核心306位于双核心微处理器封装体中的单一半导体芯片304之中。也就是说，制作图3双核心微处理器302的制造者于半导体晶圆上以矩阵排列的方式制造多个芯片304，再将这些芯片304切割成实体块。也就是说，不同于图1所示的双核心微处理器102是将两个实体芯片104安装在一封装体基板上，且两个实体芯片104借由封装体基板上的讯号导线连接在一起，图3的双核心微处理器302为具有核心306A与306B的一单一实体芯片304。此外，如同图1的双核心微处理器102，双核心微处理器302的核心306A与306B皆包括连接至处理器总线142的相对应接脚112的接触垫108A与108B，且核心306A与306B的接触垫108A与108B通过基板导线与对应接脚112的耦接在一起，如图3所示。

[0054] 在一实施例中，图3的具有单一芯片304的双核心微处理器302以专利号61/426,470“改良光罩组以生产多核心芯片”(CNTR.2528)中所描述的方式被设计与制造。简略而言，制造者根据CNTR.2528所提出的方法设计一第一光罩组用以印出一组单一核心芯片(如图1的单一核心芯片104)。第一光罩组定义多个切割线用以分离单核心芯片，且该等切割线定义围绕每一双核心芯片的密封环(seal ring)。制造者将第一光罩组的部分光罩修正为第二光罩组，该第二光罩组可以用以印出一组双核心芯片(如图3的双核心芯片304)。制造者移除该第一光罩组的至少一切割线，且该第一光罩组的对应改良部分用以定义旁路总线
309(CNTR.2528中的核心间通讯线212)。接着，制造者使用第二光罩组制造晶圆以及沿着剩余的切割线切割双核心芯片304以生产双核心芯片304。

[0055] 旁路总线309在晶圆上连接相邻的核心306A与306B，核心306A与306B是被预先设计的切割线所分开，但该切割线由旁路总线309所取代以使得该两核心306在运作期间能进行通讯。因为核心0 306A与核心1 306B借由旁路总线309所连接，因此核心0 306A与核心1 306B可视为互补关系。因为旁路总线309并无连接到接触垫108，因此旁路总线309不会将讯号传送至双核心芯片304外部。

[0056] 图4所示是根据图3的双核心微处理器302的总线接口电路400的示意图。具有单一芯片304的总线接口电路400是由图2的总线接口电路200改良而得，用以容纳旁路总线309以及提供处理器总线142改善的讯号品质。

[0057] 图4的总线接口电路400许多地方与图2的总线接口电路200相似，元件的数目也相似。然而，以下将针对不同的地方进行描述。

[0058] 在图4中，具有三个输入端的多工器402A取代图2中的具有两个输入端的多工器202A。图4中多工器402A的第三个输入端为输入端2，且输入端2耦接至旁路总线讯号309A，其中旁路总线讯号309A即为来自核心1306B的讯号206B。多工器402A的选择输入端接收选择讯号407A，且选择讯号407A用以使多工器402A依表3所示的方式选择多工器402A的输入端。

[0059]

[0060] 表3

[0061] 同样地，具有三个输入端的多工器402B取代图2的具有两个输入端的多工器202B。在图4中多工器402B的第三个输入端称作输入端2，且输入端2耦接至旁路总线讯号309B，其中旁路总线讯号309B即为来自核心0306A的讯号206A。多工器402B的选择输入端接收选择讯号407B，且选择讯号407B用以使多工器402B依表4所示的方式选择多工器402B的输入端。

[0062]

[0063] 表4

[0064] 从图4中可看到的有利状况是，当核心0 306A驱动处理器总线142时，核心1 306B可直接从内部旁路总线309B监测由核心0 306A驱动的数值，而非通过讯号208B由外部处理器总线142所监测，因从外部处理器总线142所监测到的讯号品质会比从内部旁路总线309B所监测到的讯号品质差上许多；当核心1 306B驱动处理器总线142时，核心0 306A可直接从内部旁路总线309A监测由核心1 306B驱动的数值，而非通过讯号208A由外部处理器总线142所监测，因从外部处理器总线142所监测到的讯号品质会比于从内部旁路总线309A所监测到的讯号品质差上许多。

[0065] 另一个好处是图3与图4的实施例可借由内部旁路总线达到提供具有改善的讯号品质的双核心微处理器，以及可避免需要外加接触垫以在两核心之间建立旁路总线，在有限接触垫(pad-limited)的设计中，不需要外加接触垫是特别有用的好处。

[0066] 在一实施例中，处理器总线142上的数据与地址讯号为对应于处理器总线142的控制讯号为两倍频讯号与四倍频讯号。发明人观察到当核心1 106B驱动处理器总线142时讯号208A的讯号品质不良，反之，当核心0 106A驱动处理器总线142时讯号208B的讯号品质亦不良，特别对两倍频讯号与四倍频讯号的数据与地址讯号更是如此。然而，单一速度(亦即正常的总线时钟速度)控制讯号的讯号品质较为可靠，且产生选择讯号407的总线接口电路400的控制逻辑可用以观察单一速度的处理器总线142的控制讯号，以便可靠地决定哪一单元(即核心0 306A、核心1 306B或芯片组144)正在驱动处理器总线142。

[0067] 四核心实施例

[0068] 图5所示是包括传统双核心微处理器封装体的电子系统500的示意图。电子系统500相似于图3的电子系统300；然而图5的具有单一芯片504的双核心微处理器502不同于图
3的具有单一芯片304的双核心微处理器302之处，在于单一芯片504只包括单一接触垫108A用以对应至处理器总线142的每一接脚112。也就是说，图5的双核心微处理器502的核心0
506A与核心1 506B共享一组接触垫108A，而非如图3的双核心微处理器302各自拥有接触垫
108A与108B。因此，核心0 506A与核心1 506B可为一双核心对。图5的具有单一芯片504的双核心微处理器502可包括被核心0 506A与核心1 506B共享的一快取存储器。

[0069] 图6所示是根据图5的传统的双核心微处理器502的总线接口电路600的示意图。总线接口电路600包括耦接至外部处理器总线142的接脚112的接触垫108A。接触垫108A耦接至讯号208，而讯号208耦接至晶体管204的漏极，且晶体管204的源极接地。晶体管204的栅极用以接收具有两个输入端的OR门603的输出讯号601，OR门603的输入端接收来自核心0 506A的讯号206A与来自核心1 506B的讯号206B。当核心0 506A驱动处理器总线142时，核心
1 506B产生具有错误值(false value)的讯号206B，以使核心0 506A可控制OR门603的输出讯号601、晶体管204、接脚112上的输出值与处理器总线142。相反地，当核心1 506B驱动处理器总线142时，核心0 506A产生具有错误值的讯号206A，以使核心1 506B可控制OR门603的输出讯号601、晶体管204、接脚112上的输出值与处理器总线142。每一输出讯号206A与
206B可为数据讯号、地址讯号或控制讯号，用以通过讯号208与接触垫108A提供一数值，用以被驱动至处理器总线142的对应的讯号。因此，虽然图6仅表示处理器总线142的单一讯号的配置，处理器总线142的每一讯号具有图6所示的配置。

[0070] 总线接口电路600还包括一具有两个输入端的多工器602，多工器602在输入端0接收讯号208，且在输入端1接收输出讯号601。多工器602的输出端提供讯号205A与讯号205B分别传送至核心0 506A与核心1 506B作为核心0 506A与核心1 506B的输入讯号。讯号205A与205B可为对应处理器总线142的一讯号的数据讯号、地址讯号或控制讯号。讯号205A与205B可通过接触垫108A与讯号208传递来自电子系统500另一处理单元(芯片组144)的数值。此外，讯号205A与讯号205B可通过OR门603与输出讯号601传递来自核心1 506B的值、或通过OR门603与输出讯号601传送来自核心0 506A的值以窥探其快取存储器。选择讯号607控制多工器602以表5所示的方式选择多工器602的输入端，以提供讯号205A。

[0071]

[0072] 表5

[0073] 图7所示是根据本发明实施例的电子系统700，电子系统700包括一四核心微处理器封装体。电子系统700包括芯片组144与处理器总线142，相似于图1中所示的芯片组144与处理器总线142。电子系统700包括借由处理器总线142耦接至芯片组144的四核心微处理器封装体。四核心微处理器702包括四个处理核心，统称为核心706，其分别为核心0 706A、核心1 706B、核心2 706C与核心3 706D。

[0074] 核心0 706A与核心1 706B形成一双核心对，相似于由核心0 506A与核心1 506B所形成的一双核心对。仔细而言，核心0 706A与核心1 706B共享一组接触垫108A，该组接触垫108A通过基板导线耦接至对应的处理器总线142的接脚112。同样地，核心2 706C与核心3
706D共享一组接触垫108B，该组接触垫108B通过基板导线耦接至对应的处理器总线142的接脚112。四核心微处理器702的四个核心706皆位于单一芯片704之上。

[0075] 制作图7四核心微处理器702的制造者于半导体晶圆上以矩阵排列的方式制造多个芯片704，再将这些芯片704切割成实体块。在一实施例中，图7的具有单一芯片704的四核心微处理器702以CNTR.2528中所描述的方式被设计与制造。也就是说，制造者设计一第一光罩组(reticle set)用以印出一组双核心芯片(如图5的双核心芯片504)。第一光罩组定义切割线以分离双核心芯片，且该切割线定义围绕每一双核心芯片的密封环(seal ring)。制造者将第一光罩组的部分光罩借由使用旁路总线709替换第一光罩组的至少一切割线以修正为第二光罩组，该第二光罩组可以用以印出一组四核心芯片(如图7的四核心芯片
704)。旁路总线709包括核心间通讯线以连接在晶圆上相邻的双核心对或双核心组，其中该双核心对或双核心组被预先设计为被切割线所分离。一旦该切割线被移除，且该光罩组被修正以定义旁路总线709时，四个核心在运作期间便能借由旁路总线709进行通讯。接着，制造者使用第二光罩组制造晶圆，并以及沿着剩余的切割线切割四核心芯片704以生产四核心芯片704。

[0076] 因为核心0 706A与核心1 706B所形成双核心对经由旁路总线709连接至由核心2 706C与核心3 706D所形成的双核心对，因此核心0 706A与核心1 706B所形成的双核心对与核心2 706C与核心3 706D所形成的双核心对为互补关系。因旁路总线709未连接至接触垫
108，因此旁路总线709不会将讯号传送至四核心芯片704外部。

[0077] 图8所示是根据图7四核心微处理器702的总线接口电路800的示意图。单一芯片704的总线接口电路800是改良后的图6的总线接口电路600，以容纳旁路总线709并提供处理器总线142改良的讯号品质。

[0078] 图8的总线接口电路800的多处相似于图6的总线接口电路600，且在其他多处相似于图4的总线接口电路400，如元件使用的数目。下面进行描述不同之处。图6的OR门603在图8中为OR门603A，而图6的输出讯号601在图8中为输出讯号601A。图6的讯号208在图8中为讯号208A(如图4所示)。图6的晶体管204在图8中为晶体管204A(如图4所示)。此外，具有三个输入端的多工器802A(如图4所示的具有三个输入端的多工器402A)取代图6的具有两个输入端的多工器602。图8与图4相同的是，多工器802A的第三个输入端为输入端2，且输入端2耦接旁路总线讯号709A，其中旁路总线讯号709A耦接至号601B，输出讯号601B与输出讯号
601A具有相同的功用，不同之处为输出讯号601B与核心2 706C与核心3 706D有关，在下面进行讨论。多工器802A的选择输入端接收选择讯号807A，选择讯号807A用以使多工器802A依表6所示的方式选择多工器802A的输入端。

[0079]

[0080] 表6

[0081] 图8的总线接口电路800也包括核心2 706C与核心3 706D的一总线接口电路，其是核心0 706A与核心1 706B的总线接口电路以映射方式进行复制(mirro copy)。也就是对于核心2 706C与核心3 706D来说，总线接口电路800包括耦接至外部处理器总线142的接脚112的接触垫108B。接触垫108B耦接讯号208B，其中讯号208B耦接至晶体管204B的漏极，晶体管204B的源极接地。晶体管204B的栅极用以接收具有两个输入端的OR门603B的运算输出讯号601B。OR门603B的输入端接收来自核心2 706C的讯号206C与来自核心3 706D的讯号
206D，其相似于相对应核心0 706A与核心1 706B的讯号206A与206B。总线接口电路800包括具有三个输入端的多工器802B，多工器802B的输入端0接收讯号208B、输入端1接收输出讯号601B且输入端2接收旁路总线讯号709B。旁路总线讯号709B耦接至输出讯号601A。多工器
802B的选择输入端接收讯号807B以使多工器802B依表7所示的方式选择多工器802B的输入端。

[0082]

[0083] 表7

[0084] 多工器802B输出讯号205C至核心2 706C以作为核心2 706C的输入讯号，以及输出讯号205D至核心3 706D以作为核心3 706D的输入讯号。讯号205C与205D相似于核心0 706A与核心1 706B的讯号205A与205B。

[0085] 从图8中可看到有利的状况是，当核心0 706A或核心1 706B驱动处理器总线142时，核心2 706C或核心3 706D可直接从内部旁路总线709B监测由核心0 706A或核心1 706B驱动的数值，而非通过讯号208B由外部处理器总线142所监测，而从外部处理器总线142所监测到的讯号品质会比从内部旁路总线709B所监测到的讯号品质差上许多；当核心2 706C或核心3 706D驱动处理器总线142时，核心0 706A或核心1 706B可直接从内部旁路总线709A监测由核心2 706C或核心3 706D驱动的数值，而非通过讯号208A由外部处理器总线
142所监测，从外部处理器总线142所监测到的讯号品质会比从内部旁路总线709A所监测到的讯号品质差上许多。

[0086] 应注意的是在说明书中使用的名词“讯号”在此指的是电路元件，是指用以传递数字电子讯号的导线。

[0087] 虽然在此只描述双核心与四核心微处理器包括内部旁路总线用以改良有关处理器总线讯号的品质，在其他实施例中可包括多核心微处理器利用相同的方式以改良有关处理器总线讯号的品质，如六核心或八核心微处理器。

[0088] 此外，虽然于上述实施例中核心间通讯线用以从每一核心或每一双核心对的输出端耦接至处理器总线与互补的一核心或一双核心对的输入端，且为双向通讯。但在其他实施例中，核心间通讯线只从一核心或一双核心对耦接至其他核心，此非反之亦然。此外，其他实施例中核心间通讯线只提供给所选择的处理器总线的输入与输出。

[0089] 应注意的是，在说明书中的核心间通讯线都称作“旁路总线”，从一核心或一双核心对至另一核心或另一双核心对的每一组核心间通讯线可以称做可识别的“旁路总线”。此外，两个组以上的结合，包括一组从一方向(第1核心至第2核心)与另一组从反方向(即第2核心至第1核心)亦可为“旁路总线”或“多个旁路总线”。

[0090] 本发明虽以较佳实施例揭露如上，然其并非用以限定本发明的范围，本领域的技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰。举例来说，除了以硬件(例如耦接至或在一中央处理单元内、微处理器、微控制器、数字讯号处理器、处理器核心、系统芯片或任何其它装置)来实现外，也可用软件(例如计算机可读码、程序码、或任何形式的指令，例如原始语言、目标语言或机器语言)来实现，例如，在一计算机可用(例如可读取)媒体内储存该软件。举例来说，此种软件可以使功能执行、制造、制造模型、模拟、叙述或测试这里所提及的装置及方法，例如，可用通常的程序语言(例如C或C++)、硬件描述语言(例如Verilog HDL、VHDL)或其它程序来完成；此种软件可被安装于任何计算机可用媒体，例如半导体、磁盘或光盘(例如CD-ROM、DVD-ROM等)。本发明的实施例包括提供一微处理器的方法，此是借由提供描述有微处理器的设计的软件，并将该软件以计算机数据讯号的方式通过通讯网络(包括互联网及局域网)传送出去。本发明的装置与方法亦可被用于一半导体知识产权核心(semiconductor intellectual property core)，例如一个微处理器核心(以HDL实现)，之后再以集成电路的方式转换成硬件，另外，本发明的装置与方法亦可由硬件及软件来组合实现。因此，本发明不该被局限于所揭露的实施例，本发明的保护范围当以所附权利要求为准。本发明是实现于一微处理器装置中，且该微处理器装置是被应用于一般的计算机。

[0091] 相关申请案的参考文献

[0092] 本申请案优先权的申请是根据该美国专利临时申请案，案号：61/426,470，申请日：12/22/2010，名称为多核心内的旁路总线(MULTI-CORE INTERNAL BYPASS BUS)，该案整体皆纳入本案参考。

[0093] 本申请案与下列同在申请中的美国专利申请案有关，都具有相同的申请日，每一申请案整体皆纳入本案参考。

[0094]

[0095]

标题	发布/更新时间	阅读量
微处理器-专利编号CN102591844B	2020-05-11	900
微处理器-专利编号CN100412790C	2020-05-11	949
微处理器-专利编号CN100368954C	2020-05-11	791
微处理器-专利编号CN1385782A	2020-05-13	227
微处理器-专利编号CN1180199A	2020-05-13	387
微处理器-专利编号CN1713104A	2020-05-12	334
微处理器-专利编号CN1132111C	2020-05-12	943
微处理器-专利编号CN1107272C	2020-05-12	91
微处理器-专利编号CN100354787C	2020-05-11	364
微处理器-专利编号CN106325810B	2020-05-13	295

多核微处理器及其除错方法

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