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具有分段行寻址页寄存器的存储器阵列

阅读：1039发布：2020-11-16

IPRDB可以提供具有分段行寻址页寄存器的存储器阵列专利检索，专利查询，专利分析的服务。并且新存储技术的存取速度可能不兼容现有存储器技术的产品规格，例如DRAM、SRAM和闪存技术。它们的电气参数和表现不同，使得它们在不具有新的架构和设计来克服其限制的情况下不能满足现有的存储器芯规格。新型存储器，例如STT‑MRAM、电阻RAM、相变RAM和被称为垂直层闸流晶体管(VLT)RAM的新一类存储器需要新的读取感测和写入电路，其并入了新的电压或电流电平和时序控制，以使这些存储器技术能够在现今的系统中工作。提供了系统和方法，以用于使这些技术的存储器芯对于现有外围逻辑器件是透明的，以使它们可以容易地被集成。，下面是具有分段行寻址页寄存器的存储器阵列专利的具体信息内容。

权利要求

1.一种设备，包括：

存储器阵列片，所述存储器阵列片包括交叉点存储器阵列，所述交叉点存储器阵列具有多个字线、多个位线、以及所述多个字线和所述多个位线的一个或多个交点处的多个存储器单元；

解码器，所述解码器包括与行地址的第一部分对应的第一多个输入、以及耦合到所述多个字线的至少一部分的第一多个输出；

复用器，所述复用器包括与所述行地址的第二部分对应的第二多个输入、耦合到所述多个位线的至少一部分的第三多个输入、以及至少一个复用器输出；以及耦合到所述至少一个复用器输出的至少一个存储器器件，所述至少一个存储器器件包括基于列地址的至少一部分的输入，并且其中，所述至少一个存储器器件的读取存取时间短于所述交叉点存储器阵列的存储器单元的读取存取时间。

2.根据权利要求1所述的设备，其中，所述至少一个存储器器件是寄存器。

3.根据权利要求1所述的设备，其中，所述存储器阵列片包括多个位线段，并且其中，所述多个位线段中的每一个通过所述多个字线耦合到另一个位线段，并且其中，所述多个位线段中的每一个位线段包括：所述多个位线的相应子集；

相应的复用器，包括与所述行地址的所述第二部分对应的相应的第二多个输入、耦合到所述多个位线的所述相应子集的相应的第二多个输出、以及至少一个相应的输出；以及耦合到所述至少一个相应的复用器输出的至少一个相应的存储器器件；并且其中，所述多个位线段的第一位线段包括：所述多个位线的所述至少一部分；

所述复用器，包括与所述行地址的所述第二部分对应的所述第二多个输入、耦合到所述多个位线的所述至少一部分的所述第二多个输入、以及所述至少一个复用器输出；

耦合到所述至少一个复用器输出的所述至少一个存储器器件，所述至少一个存储器器件包括基于所述列地址的所述至少一部分的所述输入。

4.根据权利要求3所述的设备，其中，每个位线段的每个相应的复用器将至少八个输入复用到输出。

5.根据权利要求1所述的设备，其中，所述多个位线的数量与所述多个字线的数量之比大于二的倍数。

6.根据权利要求1所述的设备，其中，所述设备的总面积中被所述多个存储器单元占据的百分比超过70％。

7.根据权利要求1所述的设备，其中，所述多个存储器单元中的每个存储器单元是闸流晶体管存储器单元。

8.一种设备，包括：

解码器，所述解码器被配置为接收行地址的第一部分，并基于接收到所述行地址的所述第一部分而选择所述多个字线中的字线；

复用器，所述复用器被配置为接收所述行地址的第二部分，并选择所述多个位线中的至少一个位线作为至少一个复用器输出；以及耦合到所述至少一个复用器输出的至少一个存储器器件，所述存储器器件被配置为基于列地址的至少一部分来接收输入。

9.根据权利要求8所述的设备，其中，所述至少一个存储器器件是寄存器。

10.根据权利要求8所述的设备，其中，所述存储器阵列片包括多个位线段，并且其中，所述多个位线段中的每一个位线段通过所述多个字线耦合到另一个位线段，并且其中，所述多个位线段中的每一个位线段包括：所述多个位线的相应子集；

相应的复用器，被配置为接收所述行地址的所述第二部分，并选择所述多个位线的所述相应子集的至少一个位线作为至少一个相应的复用器输出；以及耦合到所述至少一个相应的复用器输出的至少一个相应的存储器器件，所述至少一个相应的存储器器件被配置为基于所述列地址的所述至少一部分来接收所述输入；并且其中，所述多个位线段的第一位线段包括：所述多个位线的所述至少一部分；

所述复用器，被配置为接收所述行地址的所述第二部分；

耦合到所述至少一个复用器输出的所述至少一个存储器器件。

11.根据权利要求10所述的设备，其中，每个位线段的每个相应的复用器将至少八个输入复用到输出。

12.根据权利要求8所述的设备，其中，所述多个位线的数量与所述多个字线的数量之比大于2的倍数。

13.根据权利要求8所述的设备，其中，所述多个存储器单元中的每个存储器单元是闸流晶体管存储器单元。

14.一种存储体，包括：

多个存储器块，所述多个存储器块被分成存储器块的多个行和存储器块的多个列，其中，每个相应列包括耦合到所述相应列的每个存储器块的相应的第一多个输入线以及耦合到所述相应列的每个存储器块的相应的第一多个输出线；

选择器件，所述选择器件通过与相应列对应的相应的第二多个输入线耦合到存储器块的每个列，其中，所述选择器件被配置为基于行地址的至少一部分接收第一输入并被配置为基于接收到所述第一输入而产生信号，以用于存取所述多个存储器块中的至少一个存储器块；以及存储器器件，所述存储器器件通过与相应列对应的相应的第二多个输出线耦合到存储器块的每个列，其中，所述存储器器件的读取存取时间短于交叉点存储器阵列的存储器单元的读取存取时间，并且其中，所述存储器器件被配置为：基于列地址的至少一部分接收第二输入，并且

基于接收到所述第二输入而存储来自所存取的至少一个存储器块的数据。

15.根据权利要求14所述的存储体，其中，所述存储器器件是SRAM存储器器件。

16.根据权利要求14所述的存储体，其中，所述多个存储器块中的每个存储器块还包括：存储器阵列片，所述存储器阵列片包括交叉点存储器阵列，所述交叉点存储器阵列具有多个字线、多个位线、以及所述多个字线和所述多个位线的一个或多个交点处的多个存储器单元；

解码器，所述解码器包括与所述行地址的第一部分对应的第三多个输入、以及耦合到所述多个字线的至少一部分的第三多个输出；以及复用器，所述复用器包括与所述行地址的第二部分对应的第四多个输入、耦合到所述多个位线的至少一部分的第五多个输入、以及至少一个复用器输出。

17.根据权利要求16所述的存储体，其中，所述多个存储器块中的每个存储器块不包括SRAM存储器器件。

18.根据权利要求16所述的存储体，其中，所述存储器阵列片的所述多个存储器单元中的每个存储器单元是闸流晶体管存储器单元。

19.根据权利要求16所述的存储体，其中，每个存储器块的总面积中被相应的多个存储器单元占据的百分比超过70％。

说明书全文

具有分段行寻址页寄存器的存储器阵列

技术领域

[0001] 本公开总体上涉及随机存取存储器(RAM)和闪存存储器技术，并且更具体而言涉及具有慢速存储器存取时间的存储器存储装置。

背景技术

[0002] 新的存储器技术(例如自旋转移矩磁阻随机存取存储器(STT-MRAM)、电阻式RAM、相变RAM和垂直层闸流晶体管(VLT)RAM)的存取速度可能与现有的存储器技术(例如动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)和闪存技术)的产品规格不兼容。需要额外的电路和控制来将这些新的存储器技术与现有的外围逻辑集成。

发明内容

[0003] 提供了系统和方法以用于与交叉点存储器阵列接口连接以便减轻与阵列的存储器单元相关联的慢速存取时间的效应。读取操作可以在名义上被分成具有相关联的行存取时间的行存取操作以及具有相关联的列存取时间的列存取操作。在本公开的一些实施例中，在行存取操作期间执行列存取操作的部分。例如，可以在名义上的行存取操作期间预先获取来自列的数据并将其存储在存取时间短于交叉点存储器阵列的存储器单元的存储器器件(例如，该存储器器件比交叉点存储器阵列的存储器单元更快)中。在后续的名义上的列存取操作期间，从存储器器件读取预先获取的数据而不是直接从交叉点存储器阵列读取数据。因此，与存取交叉点存储器阵列的存储器单元相关联的慢速存取时间被在列存取操作期间存储器器件的较短(例如，较快)的存取时间所掩盖。

[0004] 在一些实施例中，存储器块可以包括存储器阵列片、解码器、复用器和/或至少一个存储器器件。存储器阵列片可以包括交叉点存储器阵列，交叉点存储器阵列具有多个字线、多个位线、以及多个字线和多个位线的一个或多个交点处的多个存储器单元。可以通过可以被细分成行地址和列地址的存储器地址来存取存储器阵列片的存储器单元。行地址的第一部分可以用于使用解码器选择多个字线的子集(例如，一个或多个)。行地址的第二部分可以用于使用复用器选择多个位线的子集。列地址可以用于存取耦合到复用器的输出(例如，多个位线的子集)的至少一个存储器器件。解码器可以包括对应于行地址第一部分的第一多个输入，以及耦合到多个字线的至少一部分的第一多个输出。复用器可以包括对应于行地址第二部分的第二多个输入、耦合到多个位线的至少一部分的第三多个输入、以及至少一个复用器输出(例如，来自第一多个输入的一个或多个选定位线)。至少一个存储器器件可以耦合到至少一个复用器输出，并且至少一个存储器器件可以包括基于列地址的至少一部分的存储器器件输入。至少一个存储器器件的读取存取时间可以短于(例如，存储器阵列片的)交叉点存储器阵列的存储器单元的读取存取时间。

[0005] 在一些方面中，存储器块的耦合到复用器的至少一个输出的至少一个存储器器件可以是SRAM寄存器、DRAM或其他适当的可再写入存储器。在一些方面中，存储器阵列片包括或者可以被细分成多个位线段。多个位线段的第一位线段可以包括(例如，交叉点存储器阵列的)多个位线的至少一部分、包括对应于行地址的第二部分的第二多个输入的复用器、耦合到多个位线的至少一部分和至少一个复用器输出的第二多个输出、以及耦合到至少一个复用器输出的至少一个存储器器件，其中至少一个存储器器件包括基于列地址的部分的存储器器件输入。多个位线段中的每者可以通过(例如，交叉点存储器阵列的)多个字线耦合到(例如，一行位线段中的)另一个相邻或不相邻的位线段。多个位线段中的每者可以包括(例如，交叉点存储器阵列的)多个位线的相应子集、相应复用器和耦合到相应复用器输出的至少一个相应存储器器件。相应复用器可以包括对应于行地址的第二部分的第二多个输入、耦合到(例如，交叉点存储器阵列的)多个位线的至少一部分的第二多个输入、以及至少一个相应的复用器输出。

[0006] 在一些方面中，可能有存储器块的一个解码器耦合到存储器块的所有位线段的字线。在一些方面中，每个位线段可以具有耦合到相应的位线段的字线的相应部分的独立的相应解码器。在一些方面中，每个位线段的每个相应复用器将至少8个输入复用到输出。在一些方面中，每个相应的复用器可以将至少4个输入的倍数复用到至少一个或多个输出。在一些方面中，存储器块的总面积被(例如，交叉点存储器阵列的)多个存储器单元占据的百分比超过70％。如本文所述，存储器单元可以被理解为指代存储器阵列内的被存储器的功能单元占据的面积。存储器单元的示例包括DRAM单元、闸流晶体管单元、RRAM单元或任何其他适当的存储器单元。存储器块的总面积可以包括被存储器单元和额外器件占据的面积，额外器件例如是驱动器电路、感测放大器电路、解码器电路、控制器电路(例如，用于实现有限状态机)、电源电路和其他电路。在一些方面中，(例如，交叉点存储器阵列的)多个存储器单元中的每者是闸流晶体管存储器单元。

[0007] 在一些实施例中，存储器块可以包括存储器阵列片、解码器、复用器和/或至少一个存储器器件。存储器阵列片可以包括交叉点存储器阵列，交叉点存储器阵列具有多个字线、多个位线、以及多个字线和多个位线的一个或多个交点处的多个存储器单元。可以通过可以被细分成行地址和列地址的存储器地址来存取存储器阵列片的存储器单元。行地址的第一部分可以用于使用解码器选择多个字线的子集(例如，一个或多个)。行地址的第二部分可以用于使用复用器选择多个位线的子集。列地址可以用于存取耦合到复用器的输出(例如，多个位线的子集)的至少一个存储器器件。解码器可以被配置为接收行地址的第一部分，并基于接收到行地址的第一部分而选择多个字线的字线。复用器可以被配置为接收行地址的第二部分，并选择多个位线的至少一个位线作为至少一个复用器输出。至少一个存储器器件可以耦合到至少一个复用器输出，并且至少一个存储器器件可以被配置为基于列地址的一部分接收输入。

[0008] 在一些方面中，存储器块的耦合到复用器的至少一个输出的至少一个存储器器件可以是寄存器、SRAM寄存器、DRAM或其他适当的可再写入存储器。在一些方面中，存储器阵列片包括或者可以被细分成多个位线段。多个位线段的第一位线段可以包括(例如，交叉点存储器阵列的)多个位线的至少一部分，被配置为接收行地址的第二部分的复用器、以及耦合到复用器的至少一个输出的至少一个存储器器件。多个位线段中的每者可以通过(例如，交叉点存储器阵列的)多个字线耦合到(例如，一行位线段中的)另一个相邻或不相邻的位线段。多个位线段中的每者可以包括(例如，交叉点存储器阵列的)多个位线的相应子集、相应复用器和耦合到至少一个相应复用器输出的至少一个相应存储器器件。相应复用器可以被配置为接收行地址的第二部分，并选择多个位线的相应子集的至少一个位线作为至少一个相应复用器输出。至少一个相应的存储器器件可以被配置为基于列地址的一部分接收输入。

[0009] 在一些方面中，可能有存储器块的一个解码器耦合到存储器块的所有位线段的字线。在一些方面中，每个位线段可以具有耦合到相应位线段的字线的相应部分的独立的相应解码器。在一些方面中，每个位线段的每个相应复用器将至少8个输入复用到输出。在一些方面中，每个相应的复用器可以将至少4个输入的倍数复用到至少一个或多个输出。在一些方面中，存储器块的总面积被(例如，交叉点存储器阵列的)多个存储器单元占据的百分比超过70％。在一些方面中，(例如，交叉点存储器阵列的)多个存储器单元中的每者是闸流晶体管存储器单元。

[0010] 在一些实施例中，存储体(memory bank)可以包括多个存储器块、选择器件(例如，BL-RW选择[BS]器件)和存储器器件。多个存储器块可以被分成(例如，存储器块网格中的)多行存储器块和多列存储器块。(例如，多列存储器块的)每个相应的列可以包括耦合到相应列的每个存储器块的相应的多个第一输入线，以及耦合到相应列的每个存储器块的相应的多个第一输出线。选择器件可以通过对应于相应列的相应的第二多个输入线(例如，用于选择相应列的一个或多个存储器块)耦合到存储器块的每个列。选择器件可以被配置为基于行地址的至少一部分接收第一输入，并被配置为基于接收到第一输入(例如，基于行地址的至少一部分)而产生信号以用于存取多个存储器块的至少一个存储器块。存储器器件可以通过对应于相应列的相应的多个输出线耦合到存储器块的每个列。存储器器件可以被配置为基于列地址的至少一部分接收第二输入，并且可以被配置为基于接收到第二输入而存储来自被存取的至少一个存储器块的数据。存储器器件的读取存取时间可以短于交叉点存储器阵列的存储器单元的读取存取时间。

[0011] 在一些方面中，存储器器件可以是SRAM存储器器件(例如，SRAM页寄存器)、DRAM存储器器件或其他适合的存储器器件。在一些方面中，多个存储器块中的每个存储器块可以包括存储器阵列片、解码器和复用器。存储器阵列片可以包括交叉点存储器阵列，交叉点存储器阵列具有多个字线、多个位线、以及多个字线和多个位线的一个或多个交点处的多个存储器单元。解码器可以包括对应于行地址的第一部分的第三多个输入、以及耦合到多个字线的至少一部分的第三多个输出。复用器可以包括对应于行地址的第二部分的第四多个输入、以及耦合到多个位线的至少一部分的第五多个输入、以及至少一个复用器输出。在一些方面中，多个存储器块中的每个存储器块不包括SRAM存储器器件(例如，SRAM寄存器或SRAM页寄存器)。在这些方面中，可以有一个存储器器件(例如，SRAM页寄存器)以便存储体的存储器块中的每者共享。在一些方面中，(例如，每个存储器块的交叉点存储器阵列的)多个存储器单元中的每者是闸流晶体管存储器单元。在一些方面中，每个存储器块的总面积被相应的多个存储器单元占据的百分比超过70％。

附图说明

[0012] 在结合附图考虑以下具体实施方式时，本公开的进一步的特征、其性质和各种优点将显而易见，在附图中，类似的附图标记在所有图中指代类似的部分，并且在附图中：

[0013] 图1描绘了根据例示性实施方式的具有位线读取/写入(BL-RW)和SRAM页寄存器的单位存储器阵列片(MAT)的框图；

[0014] 图2描绘了根据例示性实施方式的具有SRAM页寄存器的8-1BL复用器(MUX)；

[0015] 图3描绘了根据例示性实施方式的单个2048x4096或8Mb MAT输入/输出(IO)配置；

[0016] 图4描绘了根据例示性实施方式的一块具有2048个全局IO位的256Mb存储体的框图；

[0017] 图5描绘了根据例示性实施方式的在具有在位线段外部的页寄存器的存储器阵列中使用的替代的8-1BL MUX；以及

[0018] 图6描绘了根据例示性实施方式的具有在MAT外部的页寄存器的块存储体。

具体实施方式

[0019] 存储器速度每一代都变得越来越快。最先进的低压摆动双数据速率存储器能够以快达每管脚每秒4.2G位的速率传输数据。在该情况下，内部时钟频率是2133MHz，或者0.46875ns的时钟周期。新存储器技术的最近的进步具有可能允许交叉点架构设计的性质；
(例如，交叉点阵列中的存储器位可以无需使用DRAM或SRAM器件所需要的每存储器单元一个或多个选择晶体管而被唯一地选定)。它们之中是导电桥接RAM(CBRAM)、忆阻器RAM和垂直层闸流晶体管RAM(VLT-RAM)。

[0020] VLT存储器单元包括垂直pnpn层闸流晶体管，其具有两个钨栅极p-PMOS写入辅助侧壁晶体管。闸流晶体管的优点包括能够通过调谐每个闸流晶体管单元的组成层的几何形态和成分来精确调谐工作特性(例如，开关速度、静态功耗、动态功耗等)。可以将VLT布置为最少4个F2单元的阵列，由此使单元面积最小化并降低制造成本。也可以将VLT布置成堆叠构造，以进一步增大交叉点阵列中存储器单元的密度。

[0021] 可以在没有一个或多个选择晶体管的情况下唯一地存取VLT存储器单元。可以通过针对读取和写入操作适当切换位线(BL)和字线(WL)来在交叉点架构中选择它们。可以将交叉点架构实现为存储器单元的交叉点阵列。交叉点架构的最大尺寸(例如，由对应于若干WL的若干行和对应于若干BL的若干列确定)受到交叉点阵列中进出VLT单元的WL段和BL段上的电阻下降量的限制。电阻下降减小了被存取的VLT的读取裕量。因此，可以从交叉点架构中心的第一VLT感测到的第一电流裕量可以低于可以从位于交叉点架构外部附近的第二VLT感测到的电流裕量。可以通过降低对应WL或对应BL的电阻来减小来自WL段和BL段的电阻下降。用于降低WL或BL的电阻的技术包括由具有较高电导率的材料(例如，诸如铜、钨、钛、11族金属、6族金属、4族金属、9族金属、其他过渡金属等金属、由上述金属中任一种形成的金属硅化物、由上述金属中任一种形成的掺杂的金属氧化物、重掺杂硅或其任何组合)制造WL或BL。

[0022] VLT-RAM相对于DRAM器件具有若干优点。其较小单元尺寸和高存储器效率设计允许针对相同工艺技术节点减小超过10％的管芯尺寸。其相对于DRAM的主要优点是其不需要刷新。这对于其改进的系统性能和较低的功耗而言很重要。不过，VLT交叉点存储器的挑战是其滞后于关键DRAM构造和操作时序规格。

[0023] 为了将VLT-RAM用作DRAM的替代物，可以通过使用本文公开的实施例补偿和/或克服其挑战。在一些实施例中，可以将分段行寻址多至一BL MUX耦合到第一层BL-RW电路，其可以与第二层寄存器或SRAM锁存器耦合。如本文所述，可以将术语“耦合到”理解为指代直接或(例如，通过电连接)间接连接。该结构允许VLT存储器无缝地接口连接到DRAM存储器外围电路或其他存储器外围电路，并允许VLT存储器与现有系统存储器控制器兼容。该方式的优点不限于仅仅符合各种行业标准，而是从根本上隐藏了慢速存储器存取时间并改善了总体的存储器器件性能。

[0024] 图1描绘了根据例示性实施方式的具有BL-RW和SRAM页寄存器的单位MAT的框图。存储器块100由单位MAT 102构成，单位MAT 102在图1中被示为2048条字线(2048-WL)乘
4096-BL的存储器阵列。可以基于工艺技术或产品设计规格来改变或重新优化单位MAT 102的阵列尺度。在一些实施例中，单位MAT可以包括存储器单元的交叉点阵列。在一些实施例中，单位MAT可以包括存储器单元的交叉点阵列和额外的电路，例如子WL驱动器电路、BL感测放大器电路和散布于存储器单元的交叉点阵列内的其他电路。在一些实施例中，单位MAT
102还可以被细分成较小的存储器阵列片(未示出)。在被进一步细分成较小的存储器阵列片时，单位MAT可以包括散布于较小的存储器阵列片之间的电路。例如，单位MAT 102可以包括位线复用器(“BL-MUX”)电路和预充电器电路。例如，MAT 102可以包括BL感测放大器(BLSA)电路和页缓冲器电路。例如，可以在经细分的单位MAT(未示出)的较小存储器阵列片之间放置BL-MUX电路、预充电器电路、BLSA电路和页缓冲器电路。单位MAT 102的4096个BL被馈送到8至1BL MUX，使得4096个BL在MUX块104处被转换为512个BL-RW。BL-RW可以是包括BL感测电路(即，感测放大器电路)和驱动器电路(例如，数据写入驱动器电路)的电路。512个BL-RW中的每者具有相关联的SRAM页寄存器，如在SRAM页寄存器块106处所示。块106也可以是DRAM寄存器或任何其他寄存器。存储器块100的输出是108处所示的512条通用I/O(GIO)线。512页SRAM可以由9位地址来寻址。在一些示例中，9位中的6位可以用于对64条可能的列选择(CS)线之一解码。在一些示例中，每条CS线选择8位，使得总共64条CS线可以存取512位。在一些示例中，剩余的位可以用于双数据速率(DDR)开始突发地址(start burst address)。

[0025] 改变例如单位MAT 102的BL尺度或MUX块104中BL MUX的比例中的任一个，可以改变MUX块104中BL-RW的总数、SRAM块106中的SRAM数量或108处输出GIO线的数量。例如，借助于单位MAT 102中的4096条BL，4至1BL MUX会分别在104、106和108处产生1024个BL-RW、SRAM页寄存器和GIO输出。可以改变这些尺度中任一个以调节产品设计规格或工艺技术。在一些实施例中，在使用较高电导率的材料制造BL并由此减小BL的电阻时，可以修改单位MAT尺寸以增加WL的数量(例如，高达或大于2048个WL)。在一些实施例中，在使用较高电导率的材料制造WL时，可以修改单位MAT尺寸以增加BL的数量(例如，高达或大于4096个BL)。在增加单位MAT中的BL的数量时，可以将104中的MUX的阶数增大到16-1的MUX，和/或可以将BL-RW的数量从512个BL-RW增加到1024个BL-RW，并可以将512-页SRAM的尺寸从512页增加到1024页。在一些实施例中，可以减小块106中的SRAM页所消耗的面积来交换块104中稍大一些的MUX以及更长的存取时间。因为减小了SRAM块消耗的面积，所以可以增加单位MAT中VLT存储器单元的量。为了减小块106中的SRAM页的尺寸(例如，至256页)，可以使用较小数量的BL-RW和较高阶的MUX(例如，16至1BL MUX)。减小SRAM页尺寸减小了SRAM占据的面积，同时增加了MUX的面积，并增加了MUX的存取时间。

[0026] 图2描绘了根据例示性实施方式的包括8-1BL MUX和SRAM页寄存器214的位线段(BLSEG)。位线段200包括预充电器202、2048-WL乘8-BL存储器阵列204、以及BL列206a、206b、206c和206d(统称为206)，BL列206a、206b、206c和206d均对应于存储器阵列204的8-BL。位线段还包括SRAM页寄存器214和BL-RW 212。在一些实施例中，除SRAM页寄存器214之外或替代SRAM页寄存器214，可以使用存储器器件(例如，DRAM、通用存储器、MRAM或其他存储器器件)。页寄存器214也可以是DRAM寄存器或任何其他寄存器。在一些实施例中，复用器选择线(MSL)208a、208b、208c和208d(统称为208)、BL列206和晶体管(例如，210a和210b)以及解码器(未示出，例如，3位输入至8线输出解码器)可以构成复用器(例如，8-1BL MUX或其他阶的MUX)。在一些实施例中，MSL 208的数量可以是与BL列206的数量相同的数量。诸如晶体管210a和210b的晶体管可以沿着BL列206和MSL 208阵列的对角线设置，使得每个MSL
208经由晶体管耦合到BL列206中的每一个。WL解码和驱动器电路(未示出)可以是任何标准的解码器和驱动器电路。例如，以行地址的第一部分(例如，行地址的11位)作为输入的解码器可以在WL中(例如，从存储器阵列204的2048个WL中)进行选择。感测和写入电路(未示出)可以被布置于由BL列206和MSL 208形成的8-BL间距内。这是一个主要优点，因为它允许放宽间距单元(BL感测放大器、写入驱动器等)的布局并且允许占据较少空间。

[0027] 在一些实施例中，使用三个行地址位来选择MSL 208之一，并且因此，选择BL列206之一。由于MSL 208中的每一个经由晶体管(例如，晶体管210a、210b中任一个)耦合到BL列206中的每一个，所以选择MSL 208还选择了BL列206。选定的BL列206存储在SRAM页寄存器
214中。于是，利用位线段200中所示的DRAM地址复用方案允许在存储器存取周期(例如，DRAM存取周期)的行存取时间期间选择BL。这是重要的，因为可以在列存取时间之前对存储器单元寻址。可以在DRAM体激活时间期间读取选定存储器位中的数据并将其存储在SRAM中，这意味着可以由较快的SRAM页寄存器读取时间(例如，在DRAM存取周期的列存取时间期间)补偿较慢的行时间，以允许MSL 208和列206都在标准工作时间内被读取。行至列地址延迟典型为15ns到18ns，为存储器的BL感测提供了充足时间。

[0028] 预充电器202可以对所有BL 206预充电，这意味着可以在从MSL 208中进行选择之前对所有BL(例如BL 206a、206b、206c、206d)预充电。预充电器202也可以对对应于选定MSL 208的晶体管预充电，这意味着也可以向预充电器提供3位行地址，以在选定BL被存储在SRAM页寄存器214中之前对一个或多个BL 206a、206b、206c、206d预充电。在一些实施例中，预充电器202可以位于2048-WL乘8-BL存储器阵列204上方，如图2所示。在一些实施例中，预充电器202可以位于2048-WL乘8-BL存储器阵列204下方，使其位于2048-WL乘8-BL存储器阵列204与MSL 208之间。在一些实施例中，预充电器202还可以包括BL未选择驱动器电路，以将未选择的BL驱动到与选定的BL不同的电压电平。对所有BL 206进行预充电可以在实施时更简单，但需要更多功率和更多时间来对所有BL预充电，而对BL 206的子集进行预充电可能需要额外的解码器但需要较少的功率和较少的时间。

[0029] 列和存储器阵列IO选择可以被配置为适应各种数据IO配置和突发长度。现今的高速存储器能够以超过2.1GHz的时钟速度工作。在标准的双倍数据速率接口中，这给予了每管脚4.2Gbps。为了实现这样的高数据速率，可以预先获取多个位，以允许芯片上串行器以期望速率输出数据。在现今的高级存储器中，16位或32位的突发长度是常见的。这意味着至少16位预先获取方案是必要的。在16-n预先获取架构中，需要N次16-位预先获取以支持N个16-位突发。例如，可以将突发操作理解为指代以(例如，16位、32位、64位或任何其他适当突发长度的)较小段连续存取的预先获取的数据(例如，512-位)。在一些实施例中，预先获取数据的尺寸可以对应于页寄存器(例如，图1中的106、图6中的610或存储器块或存储体外部的另一页寄存器)的尺寸。在一些实施例中，预先获取数据的尺寸可以大于或小于页寄存器(例如，图1中的106、图6中的610或存储器块或存储体外部的另一页寄存器)的尺寸。

[0030] 例如，突发读取操作可以预先获取突发读取周期所需的位。在器件(例如，为印刷电路板(PCB)上的部件的存储器芯片)具有16个DQ(例如，IO管脚)且突发长度被设置为16的突发读取操作中，在存储器芯片内(例如，从一个或多个存储器块中)预先获取16×16位(256位)。例如，在突发写入操作中，可以将一组位序列(例如，其中组的尺寸对应于器件上的DQ管脚的数量)转移到页寄存器中。然后可以从页寄存器向交叉点存储器阵列中写入位。例如，在16-n预先获取架构(如上所述)中，突发读取操作或突发写入操作可以对应于多个预先获取操作而不是单个预先获取操作。一些存储器配置指定16kb(16384位)的页尺寸。这意味着一旦打开(或激活)页(或存储体)，就可以有16k位用于以上述高数据率进行读取或写入。

[0031] 图3描绘了根据例示性实施方式的单个2048×4096或8Mb MAT IO配置。诸如200a、200b、200c和200d的位线段可以形成如图1所示的存储器块100。总共512个位线段可以组成
2048WL×4096BL的存储器块100。每个列选择(CS)解码线在4096-BL MAT边界内选择64个位线段(每个具有8条位线)。于是可以存取总共512位。尽管可以将512位存储在SRAM页寄存器中，但这些位的子集可以作为突发操作的一部分被顺次存取。例如，可以由CS线顺序存取来自每个BLSEG(例如，200a、200b、200c、200d之一)的64位。例如，作为突发操作的部分可以同时接通并操作多个CS。MAT IO配置300的区段102可以对应于图1的单位MAT 102。MAT IO配置300的区段104可以对应于图1的MUX块104。MAT IO配置300的区段106可以对应于图1的
512页寄存器SRAM 106。MAT IO配置300的区段108可以对应于图1的108处所示的512条通用I/O(GIO)线。对于特定的地址和IO配置，可以设计适当的存储器块尺寸以优化功率、性能和管芯面积。行业标准高密度存储器器件典型包括多个存储体。一些具有8个存储体，而其他具有16或更多个存储体。

[0032] 图4描绘了根据例示性实施方式的具有2048个全局IO位的256Mb存储体的块。存储体400可以由四个64Mb段420a、420b、420c和420d(统称为420)构成。每个64Mb段420还可以包括八个2048WL×4096BL(8Mb)存储器块，例如段420a内的存储器块402a、402b、402c和402d(统称为402)。存储器块402a、402b、402c和402d可以是如图1所示的存储器块100，并且因此可以均包含具有512个差分输出对的相关联的SRAM页寄存器106。存储体400的每个段
420内的每个存储器块402中的512个SRAM差分输出对连接到对应的差分GIO对(GIO和GIOB)，如图2的214处所示。

[0033] 在64Mb段420中，由唯一的CS线组(例如，在段420a中所示的CS线404、406、410和412)来选择每个存储器块402。例如，CS0<0:7>404选择存储器块402a中的SRAMS，CS1<0:7>
406选择存储器块402b中的SRAMS，CS 410选择存储器块402c中的SRAMS，并且CS7<0:7>412选择段420a内最后的存储器块402d中的SRAMS。如存储体400中所示，在64Mb段420内总共有
64条CS线(例如CS线422a、422b、422c和422d)、512条GIO线和512条GIOB线；然而，可以调节这些值以针对产品规格进行优化。可以调节CS线的数量以存取由本文所述任何示例的存储器配置所定义的适当数量的位。每个存储器块(例如，块402a、402b、402c、402d)检索512位并将其存储在每个存储器块相应的SRAM页寄存器(例如页寄存器106)中，如408所示。可以同时接通多个存储器块以存取更多位。对于16kb的页面尺寸，应当选择32个MAT(512×32)。

[0034] 取决于地址配置，总共可以将512个GIO对复用到64条数据读取/写入(DRW)线或128条DRW线(未示出)。例如，如果使用15位对行(32k行)寻址，则来自每128Mb(两个64Mb段)的GIO位将被复用以给出1024位的最大IO宽度。如果使用14位对行(16k行)寻址，则最大IO宽度可以是2048位。很多高密度存储器器件被配置有X8、X16或X32DQ。在X16的情况下，16-n预先获取架构需要256线(16×16)的最小数据总线宽度。在图3中，全部512个GIO差分对被复用到64个读取-写入电路(IORW)中，例如读取-写入电路424a、424b、424c和424d，它们往返于DRW线(未示出)驱动并接收数据。在一些实施例中，从存储器块402a、402b、402c和402d之一选择一组64个BLSEG(例如，200a、200b、200c、200d中任一个)作为至相应段(例如，
420a)中的相应读取-写入电路(例如，424a)的输出。可以将DRW总线上的数据发送到数据重新排序/并行至串行电路并发送到输出缓冲器(未示出)。总共256条DRW线能够支持X16DQ配置。

[0035] 图5描绘了根据例示性实施方式的在具有位于位线段外部的页寄存器的存储器阵列中使用的替代的8-1BL MUX。在该情况下，页寄存器放置在整个存储器阵列外部而不是本地耦合在MAT内。位线段500包括2048-WL乘8-BL存储器阵列504、以及BL列506a、506b、506c和506d(统称为506)，BL列506a、506b、506c和506d均对应于存储器阵列504的8-BL之一。MSL 508a、508b、508c和508d(统称为508)对应于WL，其中MSL 508的数量与BL列506的数量相同。
诸如晶体管510a和510b的晶体管沿着BL列506和WL行508阵列的对角线设置，使得每个WL行
508经由晶体管耦合到BL列506中的每一个。WL解码和驱动器电路(未示出)可以是任何标准解码器和驱动器电路。感测和写入电路(未示出)可以布置在由BL列506和MSL 508形成的8-BL间距内。这是一个优点，因为它允许放宽间距单元(BL感测放大器、写入驱动器等)的布局并允许占据更少空间。

[0036] 在一些实施例中，使用三个行地址位选择MSL 508之一，并且因此选择BL列506之一。由于BL列506中的每一个经由晶体管(例如510a、510b)耦合到MSL 508中的每一个，所以选择WL行508还选择了BL列506。选定的BL列(例如，列506之一)被存储在位线段500外部，并可以由BLRW 512输出。BL 512到GIO通过514的输出可以存储在外部SRAM页寄存器(未示出)中，例如图2中的SRAM页寄存器214、或下文进一步论述的图6的SRAM页寄存器610。因此，利用位线段500中所示的DRAM地址复用方案允许在行时间选择BL。这是重要的，因为可以在列地址时间之前对存储器单元寻址。可以在DRAM存储体激活时间期间读取选定存储器位中的数据并将其存储在SRAM中，这意味着可以由较快的SRAM页寄存器读取时间补偿较慢的行时间，以允许行508和列506都在标准工作时间内被读取。行至列地址延迟典型为15ns到18ns，为存储器的BL感测提供了充足时间。

[0037] 图6描绘了根据例示性实施方式的具有在MAT外部的页寄存器的块存储体。外部页寄存器存储体600可以由诸如602a、602b、602c和602d(统称为602)的存储器块构成。可以优化存储器块602的数量以及存储器块602a和602b、存储器块602a和602c之间的尺度的比例，以满足空间和时序产品规格。由在608产生BLRW选择(BS)的行地址位选择BLRW电路(未示出)，同时页寄存器继续由CS位来选择，并通过诸如604的页寄存器线存储在外部页寄存器610。页寄存器610可以是SRAM页寄存器、DRAM页寄存器或任何其他寄存器。BLRW电路的输出可以耦合到栅极连接到BS 608的传输晶体管(未示出)。每个存储器块602具有唯一的BS信号线，例如，如606处所示。类似于先前的架构，GIO差分对线(例如如图1所示的GIO线108)连接到所有列存储器块602，并均由来自BS 608的唯一BS解码信号来选择。外部页寄存器存储体600中所示架构的优点是，用于每个存储器块602的页寄存器610是全局的而非局部的，这样节省了面积，但页尺寸受到存储器块602的物理布置的限制。在图6中，BS 608和外部页寄存器610被示为在存储器块602的最后一行之外；然而，它们可以位于存储器块602的阵列内。可以调节存储器块602的阵列内的在页寄存器610上方和下方的存储器块的比例以优化产品速度和面积规格。在一些实施例中，每个存储器块的阵列尺寸(例如，被测量为存储器块的交叉点存储器阵列中的WL和BL的数量和/或交叉点存储器阵列中的存储器单元的数量)与SRAM页寄存器的阵列尺寸的比例可以变化。例如，该比例可以是8行乘8列(2048WL乘
4096BL)(例如，512M位)与512M位SRAM页寄存器之比(例如，1:1比例)。例如，该比例可以是
2:1、4:1、8:1、16:1、32:1、64:1或更高的比例。随着比例增大，与SRAM单元相比有更大数量的交叉点存储器阵列单元，并且对交叉点存储器阵列单元的较小子集进行高速缓存以快速存取。然而，随着比例增大，存储体的效率(例如，由交叉点存储器阵列单元消耗的器件面积占存储体的总器件面积的百分比或分数来测量)也增大。

[0038] 已经出于例示的目的给出了本说明书。它并非意在穷举或将本发明限制到描述的精确形式，并且根据以上教导，很多修改和变化都是可能的。附图并非按比例绘制并且是用于例示的目的。选择并描述了实施例以便最好地解释本发明的原理及其实际应用。本描述将使得本领域的其它技术人员能够最好地利用并实践各实施例中的发明并且利用适于特定用途的各种修改。本发明的范围由以下权利要求限定。

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