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半导体记忆模块

阅读：425发布：2021-02-22

IPRDB可以提供半导体记忆模块专利检索，专利查询，专利分析的服务。并且本发明关于一种半导体记忆模块，具有设置于至少一列之复数记忆芯片(1，2...，8)以及经由该模块内部之形成与一外部主要记忆总线之一接口之一时钟、地址、指令及数据总线驱动并接收至或来自该记忆芯片(1，2...，8)之时钟信号(CLK)以及指令与地址信号(C/A)至该记忆芯片(1，2...，8)之至少一缓冲芯片(10，11；10，10)，其中该半导体记忆模块(100)具有二、四、六或八个缓冲芯片(10，11；10，10)设置于其上，且所有该等记忆芯片至少由从包含具有时钟信号线(CLK)、数据信号线(DQ，DQS)以及指令与地址信号线(C/A)之群中之一信号线型态连接至二个别的缓冲芯片(10，11；10，10)，以及由来自该群之其余信号线而仅连接至该二缓冲芯片(10，11；10，10)之一，且提供控制装置(12，13；12，12)，用以控制至或自该等记忆芯片之个别数据写入及读取操作。，下面是半导体记忆模块专利的具体信息内容。

权利要求

1.一种半导体存储器模块，其被安排在一个模块板上，所述存储器模块包括：

-多个存储器芯片，其被安排在一个或多个存储器芯片行中，每个存储器芯片行具有两个末端，以及偶数个缓冲芯片，用于接收和驱动通向所述存储器芯片的时钟信号、命令/地址信号，并用于经由模块内部总线来接收并驱动来自和通向所述存储器芯片的读和写数据信号，该模块内部总线包括时钟信号线、命令/地址信号线和数据信号线的信号线类型，所述缓冲芯片形成所述模块内部总线和模块外部主要存储器总线之间的接口，其中，-所有存储器芯片均以至少一个存储器芯片群组的形式被安排在所述模块板上，

-其中，每个存储器芯片群组在至少一个所述存储器芯片行中包括相同数量的存储器芯片，

-其中，所述缓冲芯片中的第一和第二个分别被安排在每个存储器芯片行的两个末端上，

-其中，所述至少一个存储器芯片行的所述存储器芯片至少通过所述信号线类型的一种信号线类型而均被连接至所述第一和第二缓冲芯片，并且通过剩余信号线类型仅连接到所述第一和第二缓冲芯片其中之一，-控制装置，用于控制数据写入和读取至和自所述存储器芯片的操作，以经由所述模块内部总线在与写数据信号和读数据信号的流向相同的各个方向上驱动所述时钟信号和命令 /地址信号，以及其中-在每个存储器芯片行中所述缓冲芯片和所述存储器芯片的安排以及所述控制装置的控制实现了对于所述至少一个存储器芯片行的所有存储器芯片来说，经由各自的相关时钟信号线和命令/地址信号线从所述第一和第二缓冲芯片中的一个到所述至少一个存储器芯片行的各自单一的存储器芯片的所述时钟信号和命令/地址信号的电信号传播时间加上在读操作期间从相同的单一的存储器芯片到所述第一和第二缓冲芯片中的各自另一个缓冲芯片的所述数据信号的电信号传播时间的和相等。

2.根据权利要求1所述的半导体存储器模块，其中，

被安排在所述至少一个存储器芯片行的所述两个末端处的所述第一和第二缓冲芯片的每一个均具有不同的功能。

3.根据权利要求2所述的半导体存储器模块，其中，

所述至少一个存储器芯片行的存储器芯片由所述时钟信号线及其命令/地址信号线双向连接到所述第一和第二缓冲芯片并由其数据信号线只连接到所述第一缓冲芯片，以及所述控制装置当数据正被写入时就使得所述第一缓冲芯片驱动所述时钟信号和命令/地址信号与所述写数据信号，而第二缓冲芯片设置主动终点以用于所述时钟信号线和命令/地址信号线，以及当数据正被读取时就使得所述第二缓冲芯片驱动所述时钟信号线和命令/地址信号，而所述第一缓冲芯片接收所述读数据且又设置主动终点以用于所述数据信号线、所述时钟信号线和命令/地址信号线。

4.根据权利要求2所述的半导体存储器模块，其中，

所述至少一个存储器芯片行的存储器芯片由其数据信号线连接到所述第一和第二缓冲芯片并由其时钟信号线及其命令/地址信号线至少单向连接到所述第一缓冲芯片，以及所述控制装置在写入期间使得所述第一缓冲芯片驱动所述写数据信号和所述时钟信号以及命令/地址信号，并在读取期间使得所述第一缓冲芯片驱动所述时钟信号和命令/地址信号，而第二缓冲芯片接收所述读数据信号并为所述读数据信号设置主动终点。

5.根据权利要求4所述的半导体存储器模块，其中，

所述第二缓冲芯片至少附加连接到所述时钟信号线和命令/地址信号线中的一种类型的信号线，并为这些附加连接的信号线设置主动终点。

6.根据权利要求1所述的半导体存储器模块，其中，所述第一和第二缓冲芯片具有相同功能，且在所述模块板上的存储器芯片被安排成至少两群组，每一群组都有相同数量的存储器芯片，而每个存储器芯片群组都由其数据信号线连接到所述第一和第二缓冲芯片中相关的一个，并由其时钟信号线和命令/地址信号线连接到所述第一和第二缓冲芯片中至少一个。

7.根据权利要求6所述的半导体存储器模块，其中，所述控制装置使得用于各个存储器芯片群组的所述时钟信号和命令/地址信号由所述第一和第二缓冲芯片中的各自相关的一个缓冲芯片所驱动，其当数据正被写入时还驱动所述写数据信号，以及使得所述时钟信号和命令/地址信号由所述第一和第二缓冲芯片中的另一个缓冲芯片所驱动，所述第一和第二缓冲芯片中的另一个缓冲芯片当数据正被从各存储器芯片群组读取时则不接收所述读数据信号。

8.根据权利要求1所述的半导体存储器模块，其中，所述存储器芯片以多个数据速率进行操作或者可进行操作，并特别是形成 DDR-DRAM芯片，以及所述数据信号包含数据选通信号。

9.根据权利要求8所述的半导体存储器模块，其中，所述半导体存储器模块为包括两个缓冲芯片和至少八个DRAM存储器芯片的DIMM模块。

10.根据权利要求8所述的半导体存储器模块，其中，所述半导体存储器模块为包括两个缓冲芯片和至少十六个DRAM存储器芯片的DIMM模块。

11.根据权利要求1所述的半导体存储器模块，其中，所述缓冲芯片的数量是2。

12.根据权利要求1所述的半导体存储器模块，其中，所述缓冲芯片的数量是4。

13.根据权利要求1所述的半导体存储器模块，其中，所述缓冲芯片的数量是6。

14.根据权利要求1所述的半导体存储器模块，其中，所述缓冲芯片的数量是8。

15.一种半导体存储器模块，安排在一个模块板上，所述存储器模块包括：

时钟信号线、命令/地址信号线和数据信号线的模块内部信号总线，所述模块内部信号总线连接至外部主要存储器总线；

多个存储器芯片，安排在至少一个存储芯片行中；

偶数个缓冲芯片，其形成至所述外部主要存储器总线的所述接口，所述缓冲芯片中的两个缓冲芯片在每个存储芯片行的左和右末端处分别被安排为第一和第二缓冲芯片，通过所述模块内部信号总线的信号线中的至少一种信号线类型连接至所述行的存储器芯片，所述至少一种信号线类型包括所述时钟信号线、所述数据信号线和所述命令/地址信号线，以及所述两个缓冲芯片，被配置为在读和写操作期间用来接收和驱动通向所述存储器芯片的时钟信号和命令/地址信号，并分别接收和驱动来自和通向所述存储器芯片的读和写数据信号，以及控制装置，用于控制通向和来自所述存储器芯片的各自数据写和读操作，以在所述模块内部信号总线上驱动在与写和读数据信号各自相同的方向上的所述时钟信号和命令/地址信号，其中，所述时钟信号和命令/地址信号具有从所述第一缓冲芯片到所述存储器芯片行中的各个单一的存储器芯片的电信号传播时间，并且所述数据信号具有从相同的存储器芯片行内的相同存储器芯片到所述第一缓冲芯片的电信号传播时间，并且其中，对于所述相同的存储器芯片行中的所有存储器芯片来说，所述时钟信号和命令/地址信号的电信号传播时间加上在所述读操作期间的所述数据信号的电信号传播时间的和相同。

16.根据权利要求15所述的半导体存储器模块，其中，与一个存储器芯片行的存储器芯片连接的所述两个缓冲芯片具有不同的功能。

17.根据权利要求15所述的半导体存储器模块，其中，与一个存储器芯片行的存储器芯片连接的所述两个缓冲芯片具有相同的功能，并且所述存储器芯片在所述存储器模块上被安排成至少两个存储器芯片群组，每个存储器芯片群组具有相同数量的存储器芯片和存储器芯片行，而每个存储器芯片群组由其数据信号线连接至所述缓冲芯片中相关的一个，并且由其时钟信号线以及命令和地址信号线连接至所述两个缓冲芯片中的至少一个。

18.根据权利要求17所述的半导体存储器模块，其中，所述控制装置使各自相关的一个缓冲芯片驱动各自存储器芯片群组的时钟信号和命令/地址信号，所述各自相关的一个缓冲芯片当数据被写入时还驱动所述写数据信号，并使另一个缓冲芯片驱动所述时钟信号和命令/地址信号，所述另一个缓冲芯片当数据从各自的存储器芯片群组中被读取时不接收所述读数据信号。

说明书全文

技术领域

本发明涉及一种半导体存储器模块(或称半导体记忆模块)，其具有多个存储器芯片，而这些芯片又是被安排在至少一个行上的，以及具有至少一个缓冲芯片，而其又经由在该模块中的时钟、地址、命令与数据总线来驱动并接收通向这些存储器芯片的时钟信号、命令和地址信号以及通向和来自这些存储器芯片的数据信号，并且形成通向外部主要存储器总线的接口。

背景技术

对大规模集成的、极其快速的存储器架构(如DDR-III动态随机存储器DRAM)而言，将会需要“缓冲芯片”。附图8示出了这一存储器系统，其中，分别位于存储器模块100，200之上的各缓冲芯片110，210以串联方式连接到主要存储器总线400，而该总线又被路由至存储器控制器300。在缓冲芯片110，210上，一切换配置S确保数据仅仅读自或写至分别寻址的存储器模块100，200。罗马数字I，II，III和IV通过位于存储器模块100，200上的一行前后相邻的多个存储器芯片来分别标识各个存储器群组。正如当今 DDR和DDR II系统中所使用的那样，缓冲芯片110，210把“短截总线”(“stub bus”)转换成一种层次总线系统，其中，现在仅仅出现点对点(point-to-point)或者点对二点(point-to-two-point)连接。这些连接使得数据传输速率远远超出一个Gbps。此外，级联使得大量缓冲芯片相互串联并使得具有超大量存储器芯片的存储器系统只在一个主要存储器总线400上产生出来。
附图9为示意性布图，示出了具备一缓冲芯片110(集线器 HUB)以及八个存储器芯片的存储器模块(双列直插内存模块 DIMM)内部是如何进行设计的。以虚线和点表示的时钟信号线路和以虚线所示的命令和地址总线线路通过缓冲芯片110进行中央驱动，并以“飞跃拓扑”(“fly-by topology”)方式被相续路由到存储器芯片101，102，...，108(DRAM)，最后在终点a1，a2，b1，b2 端处终结，以避免信号反射。图9中用实线所示的、在DRAM中的数据总线线路(DQ)以点对点连接方式分别被连接到缓冲芯片 110。
在以未来计算机系统及其存储器系统将进行操作的高频上，前述连接线上的信号传播时间是至关重要的。在下文中，用于每个链接(从缓冲芯片到DRAM、以及从DRAM到DRAM)的200ps将分别假设为这些传播时间。从缓冲芯片110到第一DRAM(例如 104)，所有这些信号(CLK，C/A，DQ，DQS)因此都要求200ps，而对于第四DRAM(例如101)则要求800ps。由于时钟信号CLK、命令和地址信号C/A具有相同的传播速度，命令和地址就可毫无困难地从缓冲芯片110传输到相应的DRAM芯片。类似的情形适用于把写入数据(DQ，DQS)传输到DRAM。从整个系统的观点来看，在DRAM中的实际写入操作分别发生在不同时间这一事实只是不太重要的。
当数据从DRAM读取时，就出现以下问题：在总线上的CLK 信号的和C/A信号的传播时间意味着，DRAM芯片在不同时间接收读取命令。在本实例中，第一和最后DRAM的差异是600ps。在某一时间(将被假设对所有DRAM都是相同的)之后，DRAM芯片就开始返回其数据到缓冲芯片110。从DRAM芯片到缓冲芯片的传播时间现在就将重新依赖于存储器模块(DIMM)上DRAM芯片的位置，同时在此配置中用于最后接收该命令的DRAM芯片的传播时间为最长。出于此原因，该数据将以一时延(具体为从缓冲芯片110到DRAM芯片的传播时间相对应的两倍延时)到达缓冲芯片110。因此，从第一数据到最后数据花费了1200ps(＝1.2ns)。
在读取数据中的时延或是把最大操作频率限制到远远小于 800MHz(＝1.125ns)的值，或是需要通过在缓冲芯片中的复杂电路进行补偿，这就造成该数据的进一步延时，这是由于最早的数据可能用至少1.2ns延时再加上该补偿电路中的处理时间进行转发。
DE 102 06 060 A1文件描述一种存储器系统，其中，每个存储器模块都有多个存储器芯片和一个核查芯片配置于其上。在读取模式中，时钟信号和读取信号具有相同的传播方向。与当前的半导体存储器模块相比较，该存储器系统具有进一步的本质差异：首先，数据信号直接从存储器控制器经由支线(spur lines)供应给模块上的存储器芯片。命令和地址信号的和数据信号的传播时间发生变化。类似地，从存储器模块分别到存储器控制器的读写数据信号的各个传播时间都是不同的。最后，公知的存储器系统具有同步时钟控制以作为由该存储器控制器生成的时钟信号WCLK的结果而用于所有存储器模块，并在每个存储器模块里的每个缓冲芯片中都同步生成读取时钟信号RCLK。

发明内容

因此，所要达到的目的就是采用普通类型的半导体存储器模块以使得在时钟信号或命令和地址信号与数据信号之间的时延大大缩短。
根据权利要求书来达到此目的。
因此，本发明通过以下方式而达到此目的，即：
一种半导体存储器模块，其具有被安排在至少一行之中的多个存储器芯片，以及具有经由在该模块中的时钟、地址、命令和数据总线来驱动并接收通向这些存储器芯片的时钟信号和命令和地址信号及通向和来自这些存储器芯片的数据信号的、及其形成一个通向外部主要存储器总线的接口的至少一个缓冲芯片，该半导体存储器模块其特征在于：所述半导体存储器模块，其上安排有二、四、六或八个缓冲芯片并且所有这些存储器芯片都至少通过来自包括时钟信号线、数据信号线和命令和地址信号线的群中的一种信号线而分别连接到两个缓冲芯片并通过来自该群的剩余信号线而只连接到这两个缓冲芯片之一，并且对于所有这些存储器芯片来说，用于经由从一个缓冲芯片分别到这些存储器芯片之一的其线的这些执行(actuating)信号的电子信号传播时间与用于在读取操作期间从该存储器芯片到其它缓冲芯片的数据信号电子信号传播时间的总和是相同的，以及控制装置，用于控制相应数据写入或读取至或自这些存储器芯片的操作，所述装置当数据正被读写时就经由所述模块中的总线而在各自相同于数据信号的方向上被提供来驱动时钟信号和命令和地址信号。
本发明基于以下原理，即将至少两个缓冲芯片(其又称集线器 HUB芯片)提供在一行存储器芯片的分离的两端处的半导体存储器模块上。这两个缓冲芯片或HUB芯片可能具备相同或不同的功能。通过使用至少一个连接(时钟信号线CLK、命令和地址信号线C/A、或者数据线DQ，DQS)而在该半导体存储器模块上的这些存储器芯片被连接到至少两个缓冲芯片。
控制装置确保当数据正被写入时命令和地址信号以与数据信号相同的方向运动，也就是说，从各自的观点来看，同时到达这些存储器芯片。这就意味着各个存储器芯片之间的时延是不相关的。
控制装置还确保当数据正被读取时命令和地址信号以与数据信号相同的方向进行类似的运动，这就意味着它们从各自的观点来看是同时到达这些存储器芯片之一的。在此情形中，各个存储器芯片之间的时延一旦命令信号接收就被这些数据信号的不同传播时间重新精确补偿了。
对于本发明的一个具体改进，就可能有多个变异的实施例。当半导体存储器模块容纳两个具备不同功能的缓冲芯片时，一种技术方案的选择就是，对于数据的写入过程来说，涉及第二缓冲芯片被动开启并仅仅设置(主动的)终点以用于时钟总线线路以及命令和地址总线线路。时延在各个DRAM芯片1～4之间保持，但对该系统并没有进一步的干扰影响。在其变异中，读取过程涉及第二缓冲芯片驱动时钟信号以及命令和地址信号，而第一缓冲芯片则设置终点。在该模块内的总线中的时钟信号线和命令和地址信号线因此是双向的，这是由于可以双方向进行传送。来自存储器芯片中的读数据被送往第一缓冲芯片(仅仅该芯片被连接到与存储器芯片相关的数据信号线)。在此情形中，该数据同时到达第一缓冲芯片，然而，由于离此第一缓冲芯片最远、其数据信号又有到该第一缓冲芯片最长传播时间的存储器芯片已具有从第二缓冲芯片的命令和地址信号的最短传播时间，即，该存储器芯片因此就已更早地接收了读命令。
在另一变异技术方案(未在图中示出)中，数据总线线路被连接到第一和第二缓冲芯片。读取过程仍涉及第一缓冲芯片驱动时钟信号以及命令和地址信号，但读数据类似地从这些存储器芯片传送到第二缓冲芯片，即在图中从左到右，其中它们类似地同时到达。第二缓冲芯片可能，但不一定，被连接到时钟线以及命令和地址线。在其变异中，时钟线、命令和地址线以及数据信号线在这些信号仅仅以某一个方向进行传送(亦即图中从左到右)的意义上来说就是单向的。
另一个变异的实施例就是关于具备两个相同缓冲芯片的半导体存储器模块。在此情形中，半导体存储器模块上的这些存储器芯片被分成两群，每一群都具有相同数量的芯片。作为实例，第一组四个存储器芯片组成第一群而第二组四个存储器芯片则组成第二群。这些群分别与这些缓冲芯片的相应一个相关，这是通过其数据信号线将其连接到相关的缓冲芯片而其时钟信号线以及命令和地址信号线将其连接到这两个缓冲芯片中至少一个来实现的。在具有两个相同缓冲芯片的变异实施例中，写入过程涉及命令和地址信号与写数据一起从该缓冲芯片传送到该存储器芯片的过程。读取过程涉及第二缓冲芯片对用于第一群存储器芯片的命令和地址信号进行驱动以及在该群中的数据信号进一步传送到第一缓冲芯片的过程。对比来看，对于第二群存储器芯片来说，来自于第一缓冲芯片的命令/地址信号与该数据同时到达第二缓冲芯片。在此情形中，这些时钟信号线以及命令和地址信号线就重新变成双向的了。从其变异中，可能会源自另一版本以便时钟信号、命令和地址信号以及数据信号仅仅按一个方向上被驱动，例如，对于第一群存储器芯片来说从第一缓冲芯片到第二缓冲芯片的方向，以及对于第二群存储器芯片来说从第二缓冲芯片到第一缓冲芯片的方向。
额外的变异也是可能的，其中读操作和写操作在同一半导体存储器模块上同时执行。在此情形中，命令和地址信号与数据信号的传送方向亦是相同的。
本发明因此实现了一种新型半导体存储器模块，其有益效果就是，在数据写入情形中的各个存储器芯片之间的时延是不相关的，以及在读取情形中一旦命令接收的时延由该数据的不同传播时间所精确补偿。
以下说明书根据本发明及其附图描述了半导体存储器模块的各种实施例，存储器芯片被假定为DRAM芯片而存储器模块则被假定为DIMM模块，并以实例方式示出。此时，还应当指出，在说明书及其附带的权利要求书中，用于数据、时钟与命令和地址等信号的各个指示和引用符号也都等同于这些信号相应的信号线。还应当提到，两个缓冲芯片或者HUB芯片用于以下说明书中，以示例性表示。根据本发明，半导体存储器模块也还可以配备四、六或者八个缓冲芯片，如果这对于减少相应缓冲芯片上的管脚数来说是必要的话。

附图说明

在以下具体附图中：
图1示出了具有两个不同缓冲芯片以及示例性的四个存储器芯片(其余存储器芯片为了简化而省略)实施例的半导体存储器模块结构布局图；
图2示出了在写入操作期间用于图1所示半导体存储器模块的数据流；
图3示出了在读取操作期间用于图1所示半导体存储器模块的数据流；
图4A根据本发明，示意性示出了半导体存储器模块实施例，该模块具有两个相同的缓冲芯片以及示例性的八个存储器芯片；
图4B根据本发明，示意性示出了半导体存储器模块实施例，该模块具有四个缓冲芯片以及示例性的八个存储器芯片，而两个缓冲芯片分别具有相同功能；
图5示出了在写入操作期间如图4A中所设计的半导体存储器模块的数据流；
图6示出了在读取操作期间如图4A中所设计的半导体存储器模块的数据流；
图7示出了在同时写入和读取操作期间如图4A中所设计的半导体存储器模块的数据流；以及
图8和图9示意性示出了具有串联缓冲芯片的常规存储器系统 (已经在背景技术部分中进行了描述)，并示出了用于该配置的线列内(inline)时钟拓扑图。

具体实施方式

图1根据本发明，示意性示出了具有两个不同缓冲芯片10，11 (也由HUB1和HUB2表示)以及多个存储器芯片1～4的半导体存储器模块(总体上由引用数值100表示)，其经由该模块中的时钟、地址、命令和数据总线来驱动并接收多个通向这些存储器芯片 1～4的时钟信号CLK、命令和地址信号C/A，以及多个通向和来自这些存储器芯片1～4的数据信号DQ，DQS。在图1所示的第一实施例中，两个缓冲芯片10和11具有不同的功能。缓冲芯片10 和11各自包含相应的控制装置12和13。
多条实信号线表示了一个在存储器芯片1～4和第一缓冲芯片 10之间运行的双向数据总线，正如图左侧所示，所述数据总线由 DQ，DQS表示。多条虚线表示了一个双向命令和地址总线C/A，所述命令和地址总线将所有存储器芯片1～4连接到两个缓冲芯片 10和11。多条点虚线用于表示多条双向、差动的(differential)时钟总线线路CLK。图1底部所示的箭头分别把用于写入和用于读取的信号方向形象化了，参见图2和图3可得到更详细的解释。左侧的缓冲芯片10或HUB1经由外部主要存储器总线来接收写时钟 CLK和写命令和地址数据C/A，接收写数据并输出读数据DQ， DQS。第二缓冲芯片11或HUB2接收读时钟CLK和读命令和地址信号C/A。分别含在缓冲芯片10和11中的控制装置12和13确保在数据写入的情形中，这些命令和地址信号C/A以与数据信号DQ， DQS相同的方向运动。这就是说，从各自的观点来看，写命令和地址信号C/A及写数据同时到达如DRAM芯片1～4的这些存储器芯片，这就意味着DRAM芯片1～4之间的时延是不相关的。在数据读取的情形中，控制装置12和13确保以与读数据信号DQ，DQS 类似的方向运动。这就是说，从各自的观点来看，它们同时到达缓冲芯片10和11中的某一个。在此情形中，一旦命令和地址接收而在各DRAM芯片之间的时延就被这些数据信号的不同传播时间所重新精确地补偿。在此必须提到，控制装置12和13不需要成为缓冲芯片10和11中的一部分，而却被包含在该模块之外的存储器控制器(未示出)之中。
图2示例性示出了根据本发明由图1所示的半导体存储器模块实施例中的、用于写入的数据流。在此情形中，右侧所示的第二缓冲芯片11(HUB2)被动开启并仅仅设置(主动的)终点以用于时钟线路CLK以及命令和地址总线线路。时延在各个DRAM芯片1～ 4之间保持，但对该系统并没有进一步的干扰影响。
在图3所示的读取情形中，时钟信号CLK以及命令和地址信号C/A是由第二缓冲芯片11(HUB2)驱动的。第一缓冲芯片10 (HUB1)设置该(主动的)终点。时钟(CLK)以及命令和地址总线线路(C/A)是双向的，这是因为这些信号可以两个方向进行传送。来自DRAM芯片1～4的读数据被送往第一缓冲芯片10 (HUB1)。仅仅第一缓冲芯片10连接到与这些DRAM芯片相关的数据信号线DQ，DQS。在此情形中，数据就同时到达第一缓冲芯片10，这是由于DRAM芯片4离第一缓冲芯片10最远且对到达第一缓冲芯片的数据具有最长的传播时间，而对来自第二缓冲芯片 HUB2的命令和地址数据来说却已具备最短的传播时间，即，已相对更早地接收到了读命令。
在此也应注意，图1至图3仅示出了四个DRAM芯片，这只是为了简化。普通DIMM半导体存储器模块也可容纳八个(常常是十六个)DRAM芯片，其中，用于读/写数据的方向控制以及用于两个缓冲芯片10，11情形(每一个都具有不同的功能)的命令和地址信号以完全相同于根据图1至图3所示的上述方式进行。
图4A示出了根据本发明的半导体存储器模块的示例性实施例，其具有两个相同的缓冲芯片10。在实例中，该半导体存储器模块具有八个存储器芯片1～8。该八个存储器芯片1～8被分为相等大小的两群，带有存储器芯片1～4的G1以及带有存储器芯片5～ 8的G2。根据其数据信号线DQ，DQS1，带有存储器芯片1～4的第一群G1与左侧所示的缓冲芯片10相关，而带有存储器芯片5～ 8的第二群G2与第二缓冲芯片10(右侧所示)相关。对比来看，在两群G1和G2中(即在所有存储器芯片1～8中)以虚线和点示出的时钟信号线CLK1和CLK2以及以虚线示出的命令和地址C/A1 和C/A2被连接到两个缓冲芯片10，10。两个缓冲芯片10，10都包含各自的控制装置12，其可选位于该模块之外，正如以上所述。
在图4B所示的发明实施例中，该半导体存储器模块包含(类似于实例)八个存储器芯片1到8，其正如图4A的实施例所示那样被分成相等大小的两群G1和G2。然而，在图4B所示的示例性实施例中，该半导体存储器模块包含四个缓冲芯片HUB1、HUB2、 HUB3、HUB4，同时在第一群G1中的存储器芯片1～4仅被连接到HUB1和HUB2，其各自具有不同的功能，并且在第一群G2中的存储器芯片5～8仅被连接到HUB3和HUB4，其各自具有不同的功能。HUB1的功能相同于HUB3的功能。HUB2的功能相同于 HUB4的功能。所有缓冲芯片HUB1～HUB4都各自包含控制装置 12，其可选择地被配置于该模块之外。
图5示出了根据本发明用于在写入操作期间如图4A中所设计的半导体存储器模块的数据流。从图5中可看出，写入过程涉及时钟CLK、命令和地址信号C/A与数据信号DQ，DQS一起从外部进入缓冲芯片10，再分别传送到DRAM芯片，具体来说，从带有存储器芯片1～4的第一(上方)群G1的左侧的缓冲芯片10开始，即从左到右。对于在第一群G1中的命令和地址信号线C/A以及差动的时钟线CLK，在右侧出现的缓冲芯片10(HUB2)设置主动终点。对于带有存储器芯片5～8的第二(下方)群G2来说，数据 DQ，DQS从第二缓冲芯片10(HUB2)传送到左侧，并且命令和地址信号C/A和时钟信号CLK以与其相同的方向进行传送。后者和命令和地址信号被第一缓冲芯片10(HUB1)所主动终止。
对于根据本发明而在图4A中示出的且具有两个相同缓冲芯片 10的半导体存储器模块的读取过程来说，如图6所示，用于带有存储器芯片1～4的第一群G1的命令和地址信号C/A和时钟CLK由第二缓冲芯片10(HUB2)驱动，以及来自第一群G1中存储器芯片1～4的读数据也能从右到左传送。在该情形中，左侧出现的第一缓冲芯片10(HUB1)就构成了分别对时钟信号CLK、命令和地址信号C/A与数据信号DQ，DQS的终点。对于如图下方所示的、带有存储器芯片5～8的第二群G2来说，时钟信号CLK、命令和地址信号C/A与数据信号DQ，DQS的传送是按相反方向的，亦即从左到右，而右侧示出的第二缓冲芯片10(HUB2)则分别构成了用于这些信号的主动终点。命令和地址信号C/A与读数据信号DQ， DQS同时到达第二缓冲芯片10(HUB2)。在此情形中，时钟信号 CLK与命令和地址信号C/A重新又是双向的了。
图7示出了根据本发明在同时进行写入和读取操作期间如图 4A中所示的且具有两个相同缓冲芯片10，10的半导体存储器模块的数据流，所述改变涉及到了读操作和写操作同时在相同半导体模块100上执行。数据从第一群G1中存储器芯片1～4读取，而数据也同时被写入第二群G2中的存储器芯片5～8。在此环境中，命令和地址信号与数据信号的传送分析又相同了，此情形在图7中从右到左示出，亦即对于两群中的所有信号(时钟信号CLK、命令/地址信号C/A与数据信号DQ，DQS)来说，都从第二缓冲芯片10 (HUB2)到第一缓冲芯片10(HUB1)方向。
根据图5至图7的上述功能描述可清楚地看出，本说明书也适用于如图4B所示的四个缓冲芯片的变异，这是因为其仅仅涉及图 4A被分开成两个相应缓冲芯片(图4B)之每一个的功能。

标题	发布/更新时间	阅读量
导体模块-专利编号CN109390537A	2020-05-11	196
导体模块-专利编号CN109390538A	2020-05-11	201
支模体系-专利编号CN104652808B	2020-05-12	1014
模块体-专利编号CN1305682C	2020-05-13	67
爬模架体-专利编号CN105401717B	2020-05-12	149
模具壳体-专利编号CN101502998B	2020-05-12	914
墙体模块-专利编号CN101748843A	2020-05-13	313
体模-专利编号CN106037632A	2020-05-11	865
模体组件-专利编号CN109770929A	2020-05-11	776
立体模型-专利编号CN100506157C	2020-05-13	590

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